2021-05-07

Verilog Modelsim仿真
一、 实验目的
了解Verilog Modelsim仿真原理以及Verilog Modelsim仿真的应用
二、实验过程
1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。module add4(S,COUT,CIN,X,Y);
output COUT;
output [3:0] S;
input CIN;
input [3:0]X,Y;

reg [3:0] S;
reg COUT;

always @(X ,Y, CIN)
{COUT,S}=X+Y+CIN;

endmodule

module tb_41;
wire COUT;
wire [3:0] S;
reg CIN;
reg [3:0]X,Y;

initial
begin
X=4’b0000;Y=4’b0000;CIN=1;
#10 X=4’b0000;Y=4’b1110;CIN=1;
#10 X=4’b0101;Y=4’b1010;CIN=1;
#10 X=4’b0000;Y=4’b0000;CIN=0;
#10 X=4’b0000;Y=4’b1110;CIN=0;
#10 X=4’b0101;Y=4’b1010;CIN=0;
#10 $stop;
end

add4 my_add4(S,COUT,CIN,X,Y);

endmodule
2、点击左上角选择save as ,新建一个文件夹（fulladd），并将代码文件命名为add4，保存。

3、对弹出的窗口中的内容进行操作，选择modelsim，选择芯片，保存
4、找到settings选择test bench，选择刚才的add4文件夹，完成后点击运行，对参数进行调整。

三、实验视频

[video(video-n4lv5Xji-1620397594237)(type-tencent)(url-https://v.qq.com/txp/iframe/player.html?vid=v3244eufma9)(image-http://puui.qpic.cn/vpic/0/v3244eufma9.png/0)(title-#我们正年轻 不负好时光#

)]

四、实验结论
学会了Verilog Modelsim仿真**