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这个作者很懒,什么都没留下…
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Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍
上一篇博文介绍了GTX的发送端,这一篇将介绍GTX的RX接收端,GTX RX接收端的结构和TX发送端类似,数据流方向相反,不过和发送端也有一些区别,GTX的RX接收端结构图如图1所示:图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能。 RX Equalizer (DFE and LPM):RX信号从AFE(模拟前端)进来之后,首先经过RX原创 2016-11-11 18:36:11 · 17807 阅读 · 6 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍
每一个收发器拥有一个独立的发送端,发送端有PMA(Physical Media Attachment,物理媒介适配层)和PCS(PhysicalCoding Sublayer,物理编码子层)组成,其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。对于GTX的发送端来说,结构如图1所示原创 2016-10-31 19:38:38 · 17419 阅读 · 1 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。原创 2016-10-17 10:43:14 · 39861 阅读 · 9 评论 -
合理使用JTAG和IMPACT帮助你调试FPGA不能启动的问题
本来想着把GTX后面两篇博文找时间写了,但是最近实在是忙,一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子,下面先和大家分享一下调试心得。最近调试一块新的Artix7板子,遇到了一个很奇怪的问题,问题是FPGA使用JTAG口能把程序到FPGA,FPGA也能跑得动,当配置模式选择MASTER SPI时,通过JTAG口下载也可以下载成功,但是问题是重新上电发现FPGA无法读出F原创 2017-01-06 14:56:31 · 6690 阅读 · 5 评论 -
AXI4 Stream Switch使用心得
关于这个ip的内容讲解,在https://blog.csdn.net/xdczj/article/details/72058100上面已经讲解的比较详细了,刚接触这个ip可以先看一下,这个博客是关于我使用这个ip的一些小注意事项。第一点是IP的生成,官方的IP显示应该是有BUG,我的使用需求是3从1主做仲裁,然后在IP显示图中显示了三组AXIs从接口,但是每个从接口是主接口的位宽的3倍,当时看到这...原创 2018-06-29 18:04:46 · 7175 阅读 · 2 评论 -
Xilinx基于PCIE的部分重配置实现(一)
本博文主要是对基于PCIE(mcap)的部分可重构实现的步骤做一个简单的演示,如有错误之处,欢迎批评指正。值得说明的是,基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现,具体哪些系列能实现哪种配置方式如下图所示: 图1 本质上来说,无论是JTAG还是ICAP或者MCAP以及其它FPGA的配置方式,目的都是配置FPGA的逻辑。...原创 2018-10-08 09:27:53 · 10778 阅读 · 4 评论 -
关于Xilinx-FPGA的DNA的使用场景和读取方法
Xilinx每一个FPGA都有一个独特的ID,也就是Device DNA,这个ID相当于我们的身份证,在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中,具有不可修改的属性,因为使用的是熔断技术。值得说明的是,在7系列及以前,这个ID都是57bit的,但是在Xilinx的Ultraslace架构下是96bit。 FPGA的DNA我们一般的使用场景是用于用户逻辑加密。...原创 2018-11-23 15:13:09 · 11412 阅读 · 0 评论