关于AXI_NET (PL NET）的设计，基于AMD XILINX XU4EV芯片（1）

最新推荐文章于 2025-05-21 09:30:29 发布

landyjzlai

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分类专栏： Zynq plnet axi 文章标签： fpga开发 linux

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本文链接：https://blog.csdn.net/landyjzlai/article/details/139196290

版权

前言

 我们在做SOC开发时总是少不了AXI建立的网络，毕竟PU的网口有限，但是此IP又非常复杂，我们先从应用开始学习，让它不那么难懂。
 开发环境：
 vivado 2020.1
 vitis 2020.1
 开发板硬件：
 黑金AXU4EV-P开发板，也可以用正点原子的ZU2CG的MPSOC的开发板，只是一个硬件而已。

建立工程：

我们先建立一个工程（此部分不针对入门者）：
整体工程如下：
在这里插入图片描述

1.1 配置中断和 AXI HP0 FPD

在这里插入图片描述

看BLOCK DESIGN我们可以知道此部分和AXI DMA数据强相关。

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