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原创 xilinx bank中DBC和QBC的理解
在ultrascale中每个bank分成4个byte lanes T0、T1、T2、T3。每个byte lanes被分为上下两个nibble。T1和T2中包含QBC,也可能支持QBC和GC;T0和T3中上下nibble中都包含DBC;QBC:可用于bank内所有byte lanes;DBC:仅可用于byte lane内部;GC:全局时钟,可以用于PLL和MMCM。
2024-07-03 13:48:51 124
原创 xilinx vitis编译报错 .h文件No such file or directory
别人创建的2018工程,自己搞过来升级到2019版本后,导出xsa文件,在vitis中建立工程一直编译报错。最终解决方法:路径太长,修改路径后解决。
2024-06-29 16:06:04 157 4
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