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04月 03月 02月 01月

转载关于Verilog的可综合性

可综合模型的结构如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中

2018-02-07 17:14:46 1123