嵌入式RISC CPU硬核LEEF设计启动

      一直对RISC体系结构很感兴趣，前一段时间关注过CMP---片上多处理器结构，本来准备用某个开源内核加上一些开源IP构建一个多核CPU，然后自己再写一个支持SMP的操作系统，但是最后否了！

     很想毕业以后搞SoC设计，无论是前端还是后端，在现在看来都是很有前途的。

     SoC前端越来越依靠软件设计了，不论是系统设计，RTL级设计，还是至始至终的验证！

     想通过这个自己策划的项目，1）掌握必须掌握的语言，如Verilog包括PLI,SystemC,SystemVerilog，这些语言是前端设计人员吃饭的工具。2）同时熟悉一些EDA工具的使用。其实EDA工具是个大问题，Cadence  Synopsys这些商业软件很难弄到license，本来联想研究院让我过去实习的，但是最后因为一些原因决定不去了，但是心里觉的很可惜，错过了多好的机会呀，就算什么都没学到，最起码能熟悉一下那些专业的，正版的软件。3）集成电路后端设计、版图等

     这个CPU一定得做到硬核，光做前端，也没多大意义，版图什么的，也要懂一懂，用什么工艺，用什么库现在还没定，做了再说！