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原创 通信算法之288：无人机报文（云哨）系统物理层协议-发射机接收机

本文介绍了云哨系统的物理层协议，主要包括发射机和接收机的工作流程及关键参数配置。通过图示展示了系统的波形帧结构设计，并提供了完整的协议参数说明，欢迎相关技术人员进行沟通交流。该系统采用分层协议架构，在物理层实现了高效的数据传输机制，为无线通信提供了可靠的技术支持。

原创 通信算法之231： 无线通信相关计算公式

原创 通信算法之226: 无线通信物理层技术工作学习

原创 通信算法之291：数据链/自组网通信设备--MIMO(2T2R)-SFBC-单载波频域均衡(SCFDE)系统系列--实际工程应用-3.帧结构设计

通信算法之214: MIMO+SCFDE（单载波频域均衡）系统设计。

原创 通信算法之188: 5G LDPC和4G Turbo 仿真链路和 Fpga IP工程实现

读者3代码:1. 5G NR LDPC编码与译码，Matlab仿真链路，如下介绍：（TBD）2. 5G NR LDPC编码与译码，FPGA IP工程实现链路，如下介绍：（TBD）3. 4G LTE Turbo编码与译码，Matlab仿真链路，如下介绍：（TBD）4. 4G LTE Turbo编码与译码，Fpga IP链路，如下介绍：（TBD）

原创 通信算法之九十六：电力通信系统-HRF多载波通信系统-物理层收发信道开发

HRF通信系统，是多载波OFDM通信系统，包含前导，SIG, PHR, PSDU几部分。

原创 通信算法之339：OFDM系统中采样频率同步

OFDM 整个系统流程中存在符号同 步，载波同步，采样同步这三种形式同步。采样频率的同步是指发射端 的D/A变换器和接收端的A/D变换器的工作频率保持一致。一般地，连接各个变换器之间的偏差较小，相对于载波频移的影响来说也较小，而一帧的数据如果不太长的话，只要保证了帧同步的情况下，可以忽略采样时钟不同步时造成的漏采样或多采样，而只需要在一帧数据中补偿由于采样偏移造成的相位噪声。

原创 通信算法之338 ：OFDM系统-STO与CFO对星座图影响

一.STO: 符号定时偏差，提前N个采样点（CP范围内），星座图如下。二.CFO: 整数倍频偏，星座图如下。

原创 通信算法之337 ：OFDM同步算法理论及参考仿真代码

【代码】通信算法之337 ：OFDM同步算法理论及参考仿真代码。

原创 通信算法之336 ：3GPPMixed Mode Turbo Decoder

Turbo解码器作为3GPP通信系统中的关键组件，广泛应用于4G LTE和5G NR中，尤其在混合自动重传请求（HARQ）机制下，其性能直接影响系统吞吐率、误码率和能耗。在混合模式下，Turbo解码器需要在不同信道条件和数据格式下动态调整配置，以实现最优性能。在实际系统中，信道条件（如多径衰落、多普勒频移、干扰等）不断变化，因此Turbo解码器需要具备动态调整能力。Turbo解码器需要与前端信道估计模块紧密配合，以获取准确的信道状态信息（CSI），从而正确解调接收信号。其性能直接影响整个解码流程。

原创 通信算法之335：无人机侦测-DJI 大疆云哨接收机模块和算法仿真代码

市场上很多反无人机企业，采用开源代码实现云哨侦测模块（无译码性能、无解速率匹配的性能、QPSK为硬比特，无法软值LLR等，理想情况解析相关符合）。无人机侦测-云哨模块： 资料包。

原创 通信算法之334：无人机侦测-DJI 大疆云哨接收机系列

【代码】通信算法之334：DJI 大疆 云哨接收机算法流程。

原创 通信算法之333：Verilog语法中复数乘法截位定点化1

提示：由Q(33,3)变为Q(32,2)重点由Q(33,3)变为Q(32,2)重点由Q(33,3)变为Q(32,2)重点提示：定期更新、请关注公众号。

原创 通信算法之332：Vivado中Fast Fourier Transform IP核

所有这些配置完成后，可以在左侧一列中查看配置的结果，IP symbol中主要查看各种接口；implementation detals中有较多的信息，比如 结构、长度、数据带宽等，需要注的是CONFIG TDATA这一项，与配置接口的参数有关，在使用中需要正确配置。在当前的配置， FWD_INV使用1bit，bit10:bit1用于调整因子，前面已经说过不同的结构调整因子不同，详细的可以参看FFT的核文献；latency显示出计算FFT所需的时间。

原创 通信算法之331：Vivado中RAM-Based Shift Register IP核

提示：顾名思义，对输入的数据进行延时本文介绍了如何使用IP核创建一个基于RAM的移位寄存器，通过配置其宽度和深度实现不同延时效果。

原创 通信算法之330：Vivado中累加Accumulator IP核

Bypass的功能是直接通过输入B给输出Q一个值，然后在该值基础上继续累加，该设置是有延迟的，与第一页设置的Latency的值有关。本文详细介绍了IP核配置选项，并编写verilog代码测试了该IP核的累加功能。先配置basic界面，设置为红色框里面的，运算为有符号数，输入16bit，输出32bit，设置时自己要先判断累加的个数从而避免溢出。Vivado Accumulator IP核提供了一种灵活、可配置的硬件累加方案，用于在FPGA上实现数据的累加法（也可以配置为累减）操作。

原创 通信算法之329：Vivado中cordic IP核

VIVADO中，cordic是一个实现通用坐标旋转计算的IP核，在进行数字信号处理时常常会用到，算法主要是通过迭代来解三角方程，不过这些原理的东西我们做FPGA实现的不需要掌握它的历史，重点是怎么用，正好最近刚刚做完一个bp神经网络的实现，很多地方都用到了cordic核，网上的讲解很散乱，所以决定自己写一个。我这里就介绍一部分功能：rotate、 translate、 arctan、 square root。translate 变换 ——复数转极坐标。rotate 旋转 ——复数旋转。

原创 通信算法之328：Vivado中FIFO的IP核

FIFO是一种先进先出数据缓存器，常用于数据缓冲、跨时钟域转换等场景。本文介绍了FIFO的基本概念、分类（同步/异步FIFO）和关键参数（如宽度、深度、空/满标志等）。通过FPGA实例，演示了异步FIFO的实现方法，包括使用PLL产生不同频率时钟、读写模块设计以及FIFO IP核的例化。代码示例展示了如何通过Verilog实现FIFO的跨时钟域数据处理，包括读写控制、数据拼接和有效标志生成等关键功能。该方案适用于需要处理异步数据交互或带宽不匹配的系统设计。

原创 通信算法之327：Vivado中时钟clocking wrizard IP核

1、当将主时钟选作分频器的输入时钟后，工程中其他部分还需用到该主时钟时，最好由分频器输出一个同样频率的主时钟，而不是继续用原本的主时钟。1、Requested是需求输出频率，Actual是实际输出频率，Duty Cycle是占空比，Drives是输出信号的时钟类型（根据实际情况选择，如果资源允许，一般情况下选BUFG）。基于 FPGA 内部的 ‌MMCM‌（混合模式时钟管理器）或 ‌PLL‌（锁相环）硬件资源，支持输入时钟的倍频、分频、相位偏移及占空比调整。Secondry：副参考时钟输入。

原创 通信算法之326：云哨消息全部1x7字节校验方式和有效数据校验方式

原创 通信算法之325：无人机云哨协议及发射机接收机仿真算法

【代码】通信算法之325：无人机云哨物理层协议及发射机接收机仿真代码。

原创 通信算法之323：verilog中带参数实体模版

【代码】通信算法之323：verilog中带参数实体模版。

原创 通信算法之322：verilog中单比特与多比特延迟打拍高级方式

【代码】通信算法之322：verilog中单比特与多比特延迟打拍高级方式。

原创 通信算法之321：verilog中generate if 用法-综合掉无用分支

‌可读性优化‌：建议将{1’b1,{(FREQ_WIDTH-1){1’b0}}}替换为宏定义（如MIN_NEGATIVE），增强代码可维护性。‌分支裁剪‌：若ADD_FO在综合时为固定值（如1’b0或1’b1），综合器会优化掉未使用的分支，仅生成对应逻辑电路。‌边界保护‌：对最小负数（-2^(FREQ_WIDTH-1)）的特殊处理（替换为最大正数）避免了溢出问题，逻辑严密。‌参数化设计‌：通过ADD_FO参数灵活切换频偏的添加或补偿模式，符合模块化设计原则。（如parameter或localparam）。

原创 通信算法之320：DJI无人机云哨--信息包类型

大疆DJI无人机的云哨信息包主要分为四种类型：1）含经纬度位置、型号及序列号的完整数据包；2）仅含序列号的简化数据包；3）完全加密的数据包；4）加密密钥包。这些信息包格式不同，解析方式和应用场景也各异。如需更详细的技术资料，可联系作者获取。

原创 通信算法之319：基于Xilinx FPGA实现的频偏估计算法

【代码】通信算法之319：基于Xilinx FPGA实现的频偏估计算法。

原创 通信算法之318：基于Xilinx FPGA实现的帧同步算法

因此，在检测到判决变量连续32个取样大于阈值时，在不考虑处理延时的情况下，前面两个短训练符号已经移出第一级移位寄存器，为了防止数据丢失和综合考虑处理延时，调用深度为48的移位寄存器。分组检测包含两部分，能量计算只需当前输入数据，而延迟相关计算需要当前输入数据和当前输入数据的前面第16个输入数据。硬件实现上采用滑动窗口累加的思路，首先将相关值送至一个深度为16级的移位寄存器，实现当前输入和当前输入前面第16个数据的同步输出，然后将这两个数据送至累加窗口实现累加，窗口初始值为0。

原创 通信算法之317：基于Xilinx FPGA平台的符号同步算法（接收序列与本地序列互相关-不共轭乘）

本文介绍了FPGA中简化峰值检测与信号处理的硬件实现方法。在峰值搜索方面，采用门限值比较替代最大值搜索以简化电路；接收数据量化方面，将复数信号量化为{1,-1}并采用持续累加技术降低噪声影响；互相关运算中通过加减法替代乘法器，减少资源占用；最后通过扩展位宽的累加运算实现相关值计算。这些方法通过优化算法和硬件架构，在保证性能的同时显著降低了FPGA资源消耗和实现复杂度。

原创 通信算法之316: 新版云哨侦测模块性能接近大疆云哨设备

当前市场上很多反无人机企业，直接采用开源代码实现云哨侦测模块，导致解调性能不佳。2.帧同步算法不同开源的帧同步算法，捕获门限可以达到-5dB以上。4. 信道估计和信道均衡，不一样。性能达到专业通信领域水平。7. Turbo译码为软译码，相比硬译码，性能提升3dB。1. 破译了云哨物理层协议，依据协议开发接收机算法。3.频偏估计不同，可以估计整数倍频偏和小数倍频偏。5.有解速率匹配模块，提升很大性能。

原创 通信算法之315: 4T4R-OFDM系统设计-发射分集（SFBC+FSTD）

本文介绍了4T4R-OFDM系统设计，包括系统示意图、导频与数据符号设计方法，并推导了四天线传输分集原理。文章提供了MIMO-OFDM物理层技术分享，欢迎关注CSDN账号获取更多内容，相关资料可联系作者获取。

原创 通信算法之313：FPGA中实现滑动相关消耗DSP资源及7045/7035的乘法器资源

摘要：FPGA实现滑动相关时大量消耗乘法器的核心原因是算法本质与FIR滤波器结构同构，均需多抽头并行乘法运算。相关长度N决定所需乘法器数量（至少N个），而流水线技术仅提升速度不减少资源。高吞吐量需求迫使设计采用并行结构而非复用方案，导致乘法器数量与抽头数成正比。虽然分布式算术可减少资源，但延迟和LUT消耗使其不适用于高速场景。Artix-7和Zynq-7000系列FPGA的DSP48E1资源（如XC7Z045含900个）专门优化乘法运算，但长相关长度仍会快速耗尽资源。

原创 通信算法之312：Synchronization Techniques for Digital Receivers

其次，相位同步部分介绍了多种算法和技术，用于调整本地载波与接收到的调制信号之间的相位差，从而确保信号的准确解调。本书不仅涵盖了时间、相位和频率同步的核心议题，还详细介绍了先进的同步算法和技术，是提升通信系统性能的必备工具。通过阅读《Synchronization Techniques for Digital Receivers》，您将能够掌握数字接收机同步技术的精髓，提升通信系统的性能和可靠性，为您的研究和实践工作提供强有力的支持。通信工程师：通过掌握先进的同步技术，可以显著提高通信系统的性能和可靠性。

原创 通信算法之311：通信常用软件-Notepad++和beyondcompare和Visio2010

1. -Notepad++和beyondcompare和Visio2010。

原创 通信算法之309：基于Xilinx FPGA的OFDM通信系统基带设计（代码）下载链接

该资源包含了一套完整的基于Xilinx FPGA的设计实例，涵盖了OFDM通信系统的编码、调制、IDFT（逆离散傅里叶变换）、加CP（循环前缀）、以及接收端的对应解调过程。通过这些代码，您可以学习如何在FPGA硬件平台上实现高效的数字信号处理算法，优化系统性能，并深入了解OFDM通信机制。

原创 通信算法之308： LTE GOLD序列 加扰模块-MATLAB代码

本文介绍了LTE Gold序列加扰模块的MATLAB实现方法。代码首先设置x1和x2序列的初始值，定义序列长度Mpn=7200和固定值Nc=1600。通过两个m序列生成过程：x1使用模2加法的3抽头反馈，x2采用4抽头反馈结构。最后将两个移位寄存器序列相加模2产生Gold序列c(n)。该实现完全遵循3GPP TS 36.211规范，能生成符合LTE标准的伪随机序列，适用于物理层信道加扰。关键参数包括31位初始向量、1600次预移位和7200位输出序列。

原创 通信算法之307：fpga之时序图绘制

时序图绘制软件。

原创 通信算法之306：精通FPGA-笔记核心

为什么说是抽象的信号，因为很多fpga的ide支持ip配置，基本上不需要自己写ip，即可以很灵活地访问sdram里面的数据，这种情况下使用sdram就非常轻松了，相关的信号就好比是抽象的一个数据信号。但是如果算法中存在循环，而且是很多的循环，鉴于频率和延时的原因，组合逻辑电路不可能太长，这个时候就会出现中间结果需要保存的情况，这些中间结果就放在寄存器里面。实际编写的时候，可以一个状态、一个状态去编写代码，也可以先把一个中间寄存器的所有状态都编写好，再去编写下一个中间寄存器，这都是可以的。

原创 通信算法之304： verilog语法三段状态机

第三个 always 输出分频后的时钟（如代码的第 49 至第 59 行代码所示），状态机的第三段可以使用组合逻辑电路输出，也可以使用时序逻辑电路输出，一般推荐使用时序电路输出，因为状态机的设计和其它设计一样，最好使用同步时序方式设计，以提高设计的稳定性，消除毛刺。采用这种描述方法虽然代码结构复杂了一些，但是这样做的好处是可以有效地滤去组合逻辑输出的毛刺，同时也可以更好的进行时序计算与约束，另外对于总线形式的输出信号来说，容易使总线数据对齐，减小总线数据间的偏移，从而降低接收端数据采样出错的频率。

原创 通信算法之305: 大疆DJI云哨-物理层协议-通过采集大量无人机数据分析-破译的物理层协议-解调门限-5dB

原创 通信算法之303： verilog语法基本知识

我们再来看下参数类型，参数其实就是一个常量，常被用于定义状态机的状态、数据位宽和延迟大小等，由于它可以在编译时修改参数的值，因此它又常被用于一些参数可调的模块中，使用户在实例化模块时，可以根据需要配置参数。这里我们需要注意的是参数的定义是局部的，只在当前模块中有效。Verilog 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源，且 Verilog 容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 1 个月左右掌握这种语言。另外，标识符是区分大小写的。