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课程来源
mooc 华中科大团队 计算机硬件系统设计 基于logisim https://www.icourse163.org/course/HUST-1205809816?tid=1206906216
以下摘抄Cache项目之前的心得,欢迎拍砖指正
心得
时序电路
- 时序电路拿过来,先用摩尔型或米里型框架进行分析,再用excel生成函数
- 只要有一丁点不同,都是不同的状态,对状态的划分要仔细
快速加法器
- 将结果设计成与进位无关的函数,从而绕开串行等待
- 延时的计算要考虑并行
海明码
- 借助Decoder的帮助(即了解清楚logisim所有的元器件)
- 框架中可以用if嵌套构思,但是实际画电路图应该多少个状态就多少个if
CRC
- 查表法
- 模块化设计中,遵照 划分模块(层级)+假定输入确定 的原则
流水
- 有效位:当数据经过寄存器之后,有效位会置高,表明已经“充水”
- 地址回滚等于模加
RAM
- 用状态机控制字,半字,字节的读写
- 横向为数据,纵向为控制