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RSS订阅原创 Xilinx FPGA 学习笔记——原语 BUFIO 的理解
我一直没搞明白BUFIO是干嘛用的。官方解释有这么一段话，如下：（virtex的）“BUFIO是用来驱动I/O列内的专用时钟网络，这个专用的时钟网络独立于全局时钟资源，适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-Capable I/O驱动。一个时钟区域有4个BURIO，其中的2个可以驱动相邻区域的I/O时钟网络。BUFIO不能驱动逻辑资源（CLB、BRAM等），因为I
2015-04-30 00:01:51
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转载 FPGA 时钟设计 1 —— 时钟资源总结
来源：http://guqian110.github.io/pages/2014/08/28/the_clock_design_fpga_1_summary_of_clock_resource.html关于一款芯片，最权威、最新的资料当然是厂家的官方文件。很多大牛都推荐直接阅读原厂的 datasheet 和 user guide。根据我的体验，这确实是最好的途径。原因有两个
2015-04-29 23:18:40
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原创 Xilinx FPGA 学习笔记一-chipscope 无法观察信号 BUFG
今天开始试着使用chipscope，写了一个简单的流水灯的例程，开始综合布线的时候没有问题，但是加上chipscope 以后，综合就总报错。第一种情况：用chipscope直接观察全局时钟信号，即BUFG信号-----X错误如下：ERROR:Place:1136 - This design contains a global buffer instance, , driving
2015-04-28 01:55:28
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原创 Xilinx FPGA 学习笔记——时钟资源
在Xilinx的FPGA中，时钟网络资源分为三大类：全局时钟资源和区域时钟资源。全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域，以Virtex-6为例，Virtex-6的最
2015-04-23 17:47:45
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转载 转--ISE中Xilinx全局时钟系统的设计
在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。
2015-04-11 19:11:41
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转载 Spartan6系列之SelectIO深入详解及高级应用简介
http://www.it165.net/embed/html/201409/2645.html1. 什么是I/O Tile？对Spartan-6系列FPGA来说，一个IO Tile包括2个IOB、2个ILOGIC、2个OLOGIC、2个IODELAY1.1. IOB结构介绍 每个IOB包含了输入、输出、三态驱动器；这些驱动器可以配置为不同的电平标准如LVTT
2015-04-01 15:49:14
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空空如也
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