双绞线与PCB差分信号布线

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分类专栏： PCBA与钢网文章标签：双绞线 PCB差分布线

于 2023-03-29 16:00:38 首次发布

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一、双绞线

1、双绞线的概述

双绞线是由一对相互绝缘的金属导线绞合而成，其分为屏蔽双绞线与非屏蔽双绞线。

图1.1.1 屏蔽双绞线

图1.1.2 非屏蔽双绞线

图1.1.3 电缆内铜导线直径大小

采用这种方式，不仅可以抵御一部分来自外界的电磁波干扰，也可以降低多对绞线之间的相互干扰。把两根绝缘的导线互相绞在一起，干扰信号作用在这两根相互绞缠在一起的导线上是一致的(这个干扰信号叫做共模信号)，在接收信号的差分电路中可以将共模信号消除，从而提取出有用信号(差模信号) 。

2、双绞线消除干扰的原理

在双绞线中，干扰主要来自以下两方面：①外部干扰；②同一电缆内部对线之间的相互串扰。下面对双绞线消除干扰的原理进行分析。

1）双绞线对外部干扰的抑制

（1）干扰信号对平行线的干扰，见图2.1.1。Us 为干扰信号源，干扰电流 Is 在双线的两条导线 L1、L2 上产生的干扰电流分别是 I1 和 I2。由于L1距离干扰源较近，因此 I1 > I2，I = I1-I2 ≠ 0，有干扰电流存在。

图1.2.1 干扰信号对平行线的干扰

（2）干扰信号对双绞线回路的干扰，见图1.2.2。与图1.2.1 不同的是，双线回路在中点位置进行了一次扭绞。在 L1 上存在干扰电流 I11 和 I12，在 L2 上存在干扰电流 I21 和 I22，干扰电流 I = (I21+I22)-(I11+I12)，由于两段线路的条件相同，所以总干扰电流 I = 0。故只要设置合理的绞距，就能达到消除干扰之目的。

图1.2.2 干扰信号对双绞线回路的干扰

2）电缆内部各线对间串扰

（1）两个未绞双线回路间的串扰，见图1.2.3。其中 Ue 为主串回路，Us 为被串回路。导线 L1 上的电流 I1 在被串回路 L3 和 L4 中产生感应电流 I31 和 I41，I41 > I31，在被串回路中形成串扰电流 I11 = I41-I31。

同样，导线 L2 上的电流 I2 在被串回路 L3 和 L4 中产生感应电流 I32 和 I42，I42 > I32，在被串回路中形成串扰电流 I12 = I32-I42，总干扰电流 I = I11+I12，由于 L1 与 L3、L4 的距离比 L2 较近，I = I11+I12 > 0，在回路 Us 中形成干扰。

图1.2.3 两个未绞双线回路间的串扰

（2）两个绞距相同的回路如图1.2.4 所示。回路 Ue 和回路 Us 同时在中点位置作扭绞，因此，两个回路的 4 根导线之间的相对关系与未绞是完全相同的，根据以上分析可知，是不能起到消除串扰的作用。Ue 和 Us 分别在对方回路中产生干扰电流 Is 和 Ie，所以当两个绞合的双线回路绞距相同时，不能消除串扰。

图1.2.4 两个绞距相同的回路

（3）两个绞距不同的双线回路见图1.2.5。回路 Ue 在中点作扭绞。回路 Us 除在中点作扭绞外，还在 A 段和 B 段的 1/2 处分别作扭绞。

下面以回路 Ue 为主串回路，回路 Us 为被串回路。分为 A、B 两段，先分析 A 段的串扰。在 A 段内，回路Ue未作扭绞，而回路 Us 在 1/2 处作扭绞。根据 1.2节的分析可知，由于回路 Us 在 A 段的中点扭绞，导线 L1 对回路 Us 的干扰电流为零。

同样道理，导线 L2 对回路 Us 的干扰电流也为零。因此，在 A 段，回路 Ue 对回路 Us 的串扰电流为零。B 段的情况与 A 段完全相同，在 B 段串扰电流也为零。因此，回路 Ue 对回路 Us 的总串扰为零。所以，两个独立的双绞线回路，只要设计合理的绞距，是可以消除相互串扰。

图1.2.5 两个绞距不同的双线回路

（4 ）一条超五类双绞线电缆由4对线组成。每对线各自按反时针方向扭绞。4 对线的绞距是各不相同的。对于绞距，没有量化标准，各个厂家的绞距有差别，从 1.1～2.2cm 不等，正规厂家的产品都能满足电气要求。采取这些措施，不仅可消除外部干扰，同时可消除线对间的串扰。

二、PCB差分布线

1、概述

布线非常靠近的差分信号对相互之间也会互相紧密耦合，这种互相之间的耦合会减小 EMI 发射，差分信号线的主要缺点是增加了 PCB 的面积，本节介绍电路板设计过程中采用差分信号线布线的布线策略。

众所周知，信号具有沿信号线或 PCB 线下面传输的特性(详述移步：电源、信号完整性与高速电路之1、信号回流和跨分割)，即便我们可能并不熟悉单端模式布线策略，单端这个术语将信号的这种传输特性与差模和共模种信号传输方式区别开来，后面这两种信号传输方式通常更为复杂。

2、差分和共模方式

差模信号透过一对信号线来传输。一个信号线上传输我们通常所理解的信号；另一个信号线上则传输一个等值而方向相反(至少在理论上是这样)的信号。差分和单端模式最初出现时差异不大，因为所有的信号都存在回路。

单端模式的信号通常经由一个零电压的电路(或者称为地)来返回。差分信号中的每一个信号都要通过地电路来返回。由于每一个信号对实际上是等值而反向的，所以返回电路就简单地互相抵消了，因此在零电压或者是地电路上就不会出现差分信号返回的成份。

共模方式是指信号出现在一个(差分)信号线对的两个信号线上，或者是同时出现在单端信号线和地上。对这个概念的理解并不直观，因为很难想象如何产生这样的信号。

这主要是因为通常我们并不产生共模信号的缘故。共模信号绝大多数都是根据假想情况在电路中产生或者由邻近的或外界的信号源耦合进来的噪声信号。共模信号几乎总是“有害的”，许多设计规则就是专为预防共模信号出现而设计。

3、差分信号线的布线

通常差分信号也是高速信号，所以高速设计规则通常也都适用于差分信号的布线，特别是设计传输线这样的信号线时更是如此。这就意味著我们必须非常谨慎地设计信号线的布线，以确保信号线的特征阻抗沿信号线各处连续并且保持一个常数。

在差分线对的布局布线过程中，希望差分线对中的两个 PCB 线完全一致。这就意味着，在实际应用中应该尽最大的努力来确保差分线对中的 PCB 线具有完全一样的阻抗并且布线的长度也完全一致。差分 PCB 线通常总是成对布线，而且它们之间的距离沿线对的方向在任意位置都保持为一个常数不变。通常情况下，差分线对的布局布线总是尽可能地靠近。

差分线一般都需要等长，若实在在 Layout 中有困难实现，可以通过走蛇形线来解决等长的问题，现在大多数的 PCB 软件都可以自动走等长线。

4、差分信号的优势

单端信号通常总是参照某种“参考”电平。这种‘参考’电平可能是一个正值电压也可能是地电压、一个元件的阈值电压、或者是其它什么地方的另外一个信号。而另一方面差分信号则总是参照该差分线对中的另一方。

也就是说，如果一个信号线(+ 信号)上的电压高于另一个信号线(- 信号)上的电压，那么就可以得到一种逻辑状态；而若前者低于后者那么我们就可以得到另外的一种逻辑状态。

5、差分信号的优点与缺点

1）时序得到精确的定义，这是由于控制信号线对的交叉点要比控制信号相对于一个参考电平的绝对电压值来得简单。这也是需要精确实现差分线对等长布线的一个理由。若信号不能同时到达差分线对的另一端的话，那么源端所能够提供的任何时序的控制都会大打折扣。

此外，如果差分线对远端的信号并非严格意义上的等值而反向，那么就会出现共模噪声，而这将导致信号时序和EMI方面的问题。

2）由于差分信号并不参照它们自身以外的任何信号，并且可以更加严格地控制信号交叉点的时序，所以差分电路同常规的单端信号电路相比通常可以工作在更高的速度。

由于差分电路的工作取决于两个信号线(信号等值而反向)上信号之间的差值，同周围的噪声相比，得到的信号就是任何一个单端信号的两倍大小。所以，在其它所有情况都一样的条件下，差分信号总是具有更高的信噪比因而提供更高的性能。

差分电路对于差分对上的信号电平之间的差异非常灵敏。但是相对于一些其它的参考(尤其是地)来说，它们对于差分线上的绝对电压值却不敏感。

相对来说，差分电路对于类似地弹(详述移步：电源、信号完整性与高速电路之3、地层规则)反射和其它可能存在于电源和地平面上的噪声信号等这样的问题不敏感；而对共模信号来说，它们则会完全一致地出现在每一条信号线上。

3）差分信号对EMI和信号之间的串扰耦合也具有一定的免疫能力。

如果一对差分信号线对的布线非常紧凑，那么任何外部耦合的噪声都会相同程度地耦合到线对中的每一条信号线上。所以耦合的噪声就成为“共模”噪声，而差分信号电路对这种信号具有非常完美的免疫能力。

如果线对是绞合在一起的(比如双绞线)，那么信号线对耦合噪声的免疫能力会更强。由于不可能在PCB上很方便地实现差分信号的绞合，那么尽可能地将它们的布线靠近在一起就成为实际应用中一种非常好的办法。

一种类双绞线错层结构的差分信号线布线方法：专利之星。

4）布线非常靠近的差分信号对相互之间也会互相紧密耦合。

这种互相之间的耦合会减小 EMI 发射，特别是同单端 PCB 信号线相比。可以这样想象，差分信号中每一条信号线对外的辐射大小相等而方向相反，因此会相互抵消，就像信号在双绞线中的情况一样。差分信号在布线时靠得越近，相互之间的耦合也就越强，因而对外的 EMI 辐射也就越小。

5）差分电路的主要缺点就是增加了 PCB 线。如果设计出的电路性能方面有重大改进的话，那么增加的布线面积所付出的代价就是值得的。

6、USB差分信号

USB2.0 协议定义由两根差分信号线(D+、D-)传输高速数字信号，最高的传输速率为 480Mbps。差分信号线上的差分电压为 400mV，差分阻抗(Zdiff)为90(1±0.1)Ω。

在设计 PCB 板时，控制差分信号线的差分阻抗对高速数字信号的完整性非常重要，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在 80Ω 至 100Ω 间。

在设计 USB 电路时，最关注的信号有：

①数据传输信号 DP/DM：高速差分信号，容易受到外界噪声的干扰，影响信号的传输质量；

②供电信号 VBUS：供电信号引脚上的电源纹波会对数据传输信号产生很大的干扰，因此必须经过滤波。且接地信号也要经过滤波，减少干扰。

1）USB2.0差分信号线设计

差分线由两根平行绘制在 PCB 板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及 PCB 板材料的介电常数(Er)决定，其计算公式为：Zo = {87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。

当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff = 2Zｏ(1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在 0.1 < W/H < 2.0 以及 0.2 < S/H < 3.0 的情况下成立。为了获得比较理想的信号质量和传输特性，高速 USB2.0 设备要求 PCB 板的叠层数至少为 4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。

普通PCB板的板厚为 1.6mm，信号层上的差分线到最近参考平面的距离 H 大约为 11mil，走线的铜皮厚度 T 大约为 0.65mil，填充材料一般为 FR-4，介电常数 Er 为 4.2。在 H、T 和 Er 已确定的条件下，由差分线 2D 阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽 W 和线间距 S。当 W = 16mil，S = 7mil 时，Zdiff = 87Ω。

但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB阻抗控制设计软件 Polar 可以很方便的得到合适的结果，由 Polar 可以得到当 W = 11mil，S = 5mil时，Zdiff = 92.2Ω。

在差分线对中，正负两边都必须始终在相同的环境下沿着传输路径传送。正负两边必须紧靠在一起，以使正负信号经由这些信号上相应点的电磁场而彼此耦合。差分线对对称，因此它们的环境也必须对称。

2）USB布线注意事项

（1）如下图所示，USB 信号线不能跨越多个参考地（或电源）平面。

（2）如下图所示，DP/DM 差分信号线尽可能并行走线，走线应尽量短，等长等距等线宽，尽量少换层。

（3）如下图所示，DP/DM 信号线上应避免产生分支，如果分支不可避免，分支长度不能超过 200mils。

（4）USB 信号线必须在参考平面的相邻层走线，而且尽可能少走孔或者拐弯，这样会导致阻抗不连续，产生不必要的反射。如果存在过孔，过孔前后的走线必须参考同一信号平面。

（5）布线需要 90度拐弯的地方，用两个 45度来代替，这样可以减少阻抗不匹配，较少反射。

（6）不要在晶体（无源）、晶振（有源）、时钟器件（例如外置 PLL、时钟 Buffer 等），或磁性器件（如电感、磁珠等）下面走线，并且尽可能远离以上器件。

（7）为了避免串扰，高速时钟或者周期信号不要与 DP/DM 并行走线，建议 DP/DM 离高速时钟信号线的距离控制在 50mils 以上。

（8）同样是为了避免串扰，DP/DM 与其他并行信号线的距离尽可能控制在 20mils 以上。

（9）DP/DM 信号线离参考平面边沿的距离尽可能服从 20*h 规则；即信号线离参考平面边沿的距离不能小于（信号线与参考平面之间的）高度的 20倍。例如信号线离参考平面的高度为 4.5mils，那么信号线里参考平面的边沿不能小于 90mils。

（10）尽可能将 DP/DM 的差分阻抗值控制在 90Ω，建议保持线距和线宽一致，并且都不小于 8mils。

3）USB2.0总线接口端电源线和地线设计

USB 接口有 5个端点，分别为：USB电源(VBUS)、D+、D-、信号地(GND)和保护地(SHIELD)。上面已经介绍过如何设计 D+、D- 分信号了，正确设计 USB 总线电源、信号地和保护地对 USB 系统的正常工作同样重要。

USB 电源线电压为 5 V，提供的最大电流为 500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与 USB 差分线所在的相同层上，线宽应在 30mil 以上，以减少它对差分信号线的干扰。现在很多厂家的 USB 从控制芯片工作电压为 3.3V，当其工作在总线供电模式时，需要 3.3～5 V 的电源转换芯片，电源转换芯片的输出端应尽量靠近 USB 芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当 USB 从控制芯片工作在自供电的模式时，USB 电源线可以串联一个大电阻接到地。

USB 接口的信号地应与 PCB 板上的信号地接触良好，保护地可以放置在 PCB 板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，保护地和信号地之间的间距不应小于 25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。

在绘制 USB 电源线、信号地和保护地时，应注意以下几点：

①USB 插座的 1、2、3、4 脚应在信号地的包围范围内，而不是在保护地的包围范围内。

②USB 差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。

③电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。

④电源层要比信号地层内缩 20D，D 为电源层与信号地层之间的距离。

⑤如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证 35mil 以上的间距，以免覆铜后降低差分线的阻抗。

⑥在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。

⑦在 USB 总线的电源线和 PCB 板的电源线上，可以加磁珠增加电源的抗干扰能力。

4）差分信号布线注意事项

①在元件布局时，应将 USB2.0 芯片放置在离地层最近的信号层，并尽量靠近 USB 插座，缩短差分线走线距离。

②差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。

③如果 USB2.0 接口芯片需串联端电阻或者 D 线接上拉电阻时．务必将这些电阻尽可能的靠近芯片放置。

④将 USB2.0 差分信号线布在离地层最近的信号层。

⑤在绘制 PCB 板上其他信号线之前，应完成 USB2.0 差分线和其他差分线的布线。

⑥保持 USB2.0 差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。

⑦在 USB2.0 差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并保持 USB2.0 差分线在一个信号层上。

⑧保证差分线的线间距在走线过程中的一致性，使用 Cadence 绘图时可以用 Shove 保证，但在使用 Protel 绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。

⑨在绘制差分线的过程中，使用 45° 弯角或圆弧弯角来代替 90° 弯角，并尽量在差分线周围的 150mil 范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响 USB 差分线。

⑩差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。

5）图文说明

（1）在元件布局时，尽量使差分线路最短，以缩短差分线走线距离；

（2）优先绘制差分线，一对差分线上尽量不要超过两对过孔(过孔会增加线路的寄生电感，从而影响线路的信号完整性)，且需对称放置；

（3）对称平行走线，这样能保证两根线紧耦合，避免 90° 走线，弧形或 45° 均是较好的走线方式；

（4）差分串接阻容，测试点，上下拉电阻的摆放；

（5）由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，而线长一旦不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在 5mil 以内，补偿原则是哪里出现长度差补偿哪里。

三、Polar CITS25软件使用

1、软件的下载

软件的下载请移步：Polar.CITS25(阻抗计算软件)。

举例说明：

用一对 0.006英寸宽，1/2盎司铜厚，间距为 0.01英寸， FR4 材料作衬底，离地线层 0.005英寸 (微带方式)的差分信号走线的差分阻抗计算作为例子，铜的厚度 T 为 0.7/1000英寸。下图显示了各参数。

单位换算：1mil = 千分之一英寸，约等于 0.0254毫米；1 盎司 = 0.0014英寸 = 0.7mil

H:介质厚度(PP 片或者板材,不包括铜厚)（5）
W:阻抗线下线宽(W2 = W1-0.5mil)（6）
W1:阻抗线上线宽(客户要求的线宽)（6）
S:阻抗线间距(客户原稿)（10）
T:成品铜厚（0.7）
Er1:PP片的介电常数(板材为:4.5 P片4.2)（4.2）

2、软件各个界面含义

1）外层单端

Coated Microstrip 1B

H1:介质厚度(PP片或者板材，不包括铜厚)
Er1:PP片的介电常数(板材为:4.5P片4.2)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
T1:成品铜厚
C1:基材的绿油厚度(我司按0.8mil)
C2:铜皮或走线上的绿油厚度(0.5mil)
Cer:绿油的介电常数(我司按3.3mil)
Zo:由上面的参数计算出来的理论阻值

2）外层差分

Edge-Coupled Coated Microstrip 1B（重点）

H1:介质厚度(PP片或者板材，不包括铜厚)
Er1:PP片的介电常数(板材为:4.5P片4.2)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
S1:阻抗线间距(客户原稿)
T1:成品铜厚
C1:基材的绿油厚度(我司按0.8mil)
C2:铜皮或走线上的绿油厚度(0.5mil)
C3:基材上面的绿油厚度(0.50mil)
Cer:绿油的介电常数(我司按3.3mil)

3）内层单端

Offset Stripline 1B1A

H1:介质厚度(PP片或者光板，不包括铜厚)
Er1:H1厚度PP片的介电常数(P片4.2mil)
H2:介质厚度(PP片或者光板,不包括铜厚)
Er2:H2厚度PP片的介电常数(P片4.2mil)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
T1:成品铜厚
Zo:由上面的参数计算出来的理论阻值

4）内层差分

Edge-Couled Offset Stripline 1B1A

H1:介质厚度(PP片或者光板，不包括铜厚)
Er1:H1厚度PP片的介电常数(P片4.2mil)
H2:介质厚度(PP片或者光板,不包括铜厚)
Er2:H2厚度PP片的介电常数(P片4.2mil)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
S1:客户要求的线距
T1:成品铜厚
Zo:由上面的参数计算出来的理论阻值

5）外层单端共面地

Coated Coplanar Waveguide With Ground 1B

H1:介质厚度(PP片或者板材，不包括铜厚)
Er1:PP片的介电常数(板材为:4.5 P片4.2)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
D1:阻抗线到两边铜皮的距离
T1:成品铜厚
C1:基材的绿油厚度(我司按0.8mil)
C2:铜皮或走线上的绿油厚度(0.5mil)
Cer:绿油的介电常数(我司按3.3mil)
Zo:由上面的参数计算出来的理论阻值

6）外层差分共面地

Diff Coated Coplanar Waveguide With Ground 1B

H1:介质厚度(PP片或者板材，不包括铜厚)
Er1:PP片的介电常数(板材为:4.5P片4.2)
W1:阻抗线上线宽(客户要求的线宽)
W2:阻抗线下线宽(W2 = W1-0.5mil)
S1:阻抗线间距(客户原稿)
D1:阻抗线到铜皮的距离
T1:成品铜厚
C1:基材的绿油厚度(我司按 0.8mil)
C2:铜皮或走线上的绿油厚度(0.5mil)
C3:基材上面的绿油厚度(0.50mil)
Cer:绿油的介电常数(我司按 3.3mil)
Zo:由上面的参数计算出来的理论阻值

3、阻抗匹配★

参看： PCB迹线的阻抗控制技术、 PCB阻抗匹配总结。

阻抗大小与差分线的线宽、线间距、介质厚度、成品铜厚、介电常数、叠层结构等有关。

差分线的线宽、线间距，这些都是在 PCB 规则里设置好的。为什么要设置成线宽 6mil，间距 8mil 等等这样的要求，除了与制版价格有关，它还和阻抗大小有关！

1）线宽、线距设置

线宽：（最小线宽 5mil）

差分线间距：（差分线最小间距 10mil）

其他信号线间距：（最小线宽 7.5mil）

2）查看板卡厚度和叠层结构

在 Design--Layer Stack Manager—thickness

4、阻抗相关参数说明

1）铜层厚度

铜层厚度代表了 PCB 迹线的高度 T。内层铜箔通常情况下用到 1OZ(厚度为 35微米)，也有在电源层要流过大电流时用到 2OZ(厚度为 70微米)。外层铜箔常用 1/2OZ(18微米)，但由于经过板镀和图形电镀最终成品外层铜厚将达到 48微米(实际计算时用该值)，设计成其他铜厚将较难控制铜厚厚度公差。若外层使用 1OZ 铜箔，则最终铜厚将达到 65微米。

2）PCB 板迹线的上下线宽

由于侧蚀的影响， PCB 迹线的截面为一梯形，上下线宽差距以 1mil 来计算，其中下线宽 = 要求线宽，而上线宽 = 要求线宽 -1mil。

3）阻焊层

阻焊层厚度按 10um 为准(选择盖阻焊模式)，但有机印后将会有所增厚，但其变化将基本不会带来阻抗值的变化。

4）介质厚度

常用板材(芯板)：(mm OZ/OZ *表示其数值为不包括铜箔厚度的芯板厚度)

0.13* 1/1、0.21* 1/1、0.25* 1/1、0.36* 1/1、0.51* 1/1、0.71* 1/1、0.80* 1/1、1.0 1/1、1.2 1/1、1.6 0.5/0.5、1.6 1/1、1.6 2/2、2.0 1/1、2.0 2/2、2.4 1/1、3.0 1/1、3.2 1/1

芯板在计算控制阻抗时的实际厚度如下。常用半固化片：