lilinrun的博客

原创 PROJECT 2

代码】PROJECT2。

原创 VL22 同步FIFO

描述根据题目提供的双口RAM代码和接口描述，实现同步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。端口说明如下表。双口RAM端口说明： 端口名 I/O 描述 wclk input 写数据时钟 wenc input 写使能 waddr input

原创 VL23 格雷码计数器

描述实现4bit位宽的格雷码计数器。电路的接口如下图所示。输入描述： input clk, input rst_n输出描述： output reg [3:0] gray_out题解主体格雷码计数器，分为三部分进行设计，格雷码转二进制、加法器、二进制转格雷码。格雷码转二进制将格雷码转换为二进制，并将值输出用于加法器进行加法运算，然后将加法运算结果通过二进制转格雷码转换为格雷码，最后将格雷码进行输出，同时将结果输出到格雷码转二进制作为输入，...

原创 VL33 交通灯

描述要求实现一个交通红绿灯，具有红黄绿三个小指示灯和一个行人按钮，正常情况下，机动车道指示灯按照60时钟周期绿灯，5个时钟周期黄灯，10个时钟周期红灯循环。当行人按钮按下，如果剩余绿灯时间大于10个时钟，则缩短为10个时钟，小于10个时钟则保持不变。注：机动车道的指示灯和人行道指示灯应该是配对的，当机动车道的灯为绿或者黄时，人行道的灯为红；当机动车道的灯为红时，人行道的灯为绿，为简便起见，只考虑机动车道的指示灯。模块的信号接口图如下：请使用VerilogHDL语言实现，并编写testbe

原创 linux ls命令详解

ls命令的参数详解：-a 列出目录下的所有文件，包括以 . 开头的隐含文件。-b 把文件名中不可输出的字符用反斜杠加字符编号(就象在C语言里一样)的形式列出。-c 输出文件的 i 节点的修改时间，并以此排序。-d 将目录象文件一样显示，而不是显示其下的文件。-e 输出时间的全部信息，而不是输出简略信息。-f -U 对输出的文件不排序。-g 无用。-i 输出文件的 i 节点的索引信息。-k 以 k 字节的形式表示文件的大小。-l 列出文件的详细信息。-m 横向输出文件名，并以“，”作分格

原创 VL16 占空比50%的奇数分频

描述设计一个同时输出7分频的时钟分频器，占空比要求为50%注意rst为低电平复位信号示意图：波形示意图：输入描述：输入信号 clk_in rst类型 wire输出描述：输出信号 clk_out7类型 wire题意整理对于奇数分频电路，主要难点在于50%占空比的实现。单触发沿在奇数分频中是没有办法实现50%占空比的，因此需要考虑使用双边沿加组合逻辑实现50%占空比题解主体通过简单的状态转移表就能够得出，clkout7的翻转第一次是在上升...

原创 VL15 自动贩售机2

描述题目描述： 设计一个自动贩售机，输入货币有两种，为0.5/1元，饮料价格是1.5/2.5元，要求进行找零，找零只会支付0.5元。ps:1、投入的货币会自动经过边沿检测并输出一个在时钟上升沿到1，在下降沿到0的脉冲信号2、此题忽略出饮料后才能切换饮料的问题注意rst为低电平复位信号示意图：d1 0.5d2 1sel 选择饮料out1 饮料1out2 饮料2out3 零钱波形示意图：题解主体1、确定题目要求根据.

原创 VL14 自动贩售机1

描述题目描述：设计一个自动贩售机，输入货币有三种，为0.5/1/2元，饮料价格是1.5元，要求进行找零，找零只会支付0.5元。ps:投入的货币会自动经过边沿检测并输出一个在时钟上升沿到1，在下降沿到0的脉冲信号注意rst为低电平复位信号示意图：d1 0.5元d2 1元d3 2元out1 饮料out2 零钱波形示意图：对应的激励源：输入描述：输入信号 clk rst d1 d2 d3类型 wire输出描述：...

原创 VL21 异步FIFO

描述请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。双口RAM端口说明： 端口名 I/O 描述 wclk input 写数据时钟 wenc input 写使能 waddr input

原创 6 Verilog进阶篇：时序逻辑2

VL13时钟分频（偶数）描述请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器注意rst为低电平复位信号示意图：波形示意图：输入描述：输入信号 clk rst类型 wire输出描述：输出信号clk_out2clk_out4 clk_out8类型 wire题意整理对于偶数分频电路，在不考虑时钟同步时钟延迟的问题时，直接使用D触发器级联来实现题解主体级联D触发器，可以得到状态转换：关键在于，上升沿才能触发翻转，...

原创 5 Verilog进阶篇：时序逻辑1

VL5信号发生器描述题目描述：请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。模块的接口信号图如下：模块的时序图如下：题意整理实现不同波形的输出可以使用case语句，以wave_choise作为case语句的cans.根据wave_choise的值输出不同的波形。以0为最...

原创 4 Verilog进阶挑战：序列检测

VL1输入序列连续的序列检测描述请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。模块的接口信号图如下：模块的时序图如下：输入描述：clk：系统时钟信号rst_n：异步复位信号，低电平有效a：单比特信号，待检测的数据输出描述：match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0题意整理题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，当连续...

原创 3 Verilog入门篇之时序逻辑

VL21根据状态转移表实现时序电路描述某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。电路的接口如下图所示。输入描述： input A , input clk , input rst_n输出描述： output wire Y...

原创 2 Verilog入门篇之组合逻辑

VL114位数值比较器电路描述某4位数值比较器的功能表如下。请用Verilog语言采用门级描述方式，实现此4位数值比较器 input output A[3]B[3] A[2]B[2] A[1]B[1] A[0]B[0] Y2(A>B) Y1(A=B) Y0(A<B) A[3]&g..

原创 1 Verilog入门篇：基础语法

LV1 制作一个四选一的多路选择器，要求输出定义上为线网类型信号示意图：波形示意图：输入描述：输入信号 d1,d2,d3,d4 sel类型 wire输出描述：输出信号 mux_out类型 wire题意整理本题要求设计一个四选一的多路器，注意输出的定义是线网类型，因此不能使用always组合逻辑块，但是实际上，在语言中使用reg并不一定会被综合成寄存器。题解主体可以得到状态转换：seld011d110d201...

原创 数据采集传输系统设计与实现

DAC驱动模块module tlv5618( Clk, //模块时钟50M Rst_n, //模块复位 DAC_DATA,//DAC控制字 Start, //模块使能 Set_Done,//一次数据更新完成标志 DAC_CS_N, //TLV5618的CS_N接口 DAC_DIN, //TLV5618的DIN接口 DAC_SCLK, //TLV5618的SCLK接口 DAC_State//...

原创 MATLAB

x = 0:0.01:2*pi;y = sin(x);figure; %%画一个幕布plot(x,y);title(' y = sin(x)');xlabel('x');ylabel('sin(x)')xlim([0 2*pi]); %% x轴的宽度颜色选择符号x = 0: 0.01: 20;y1 = 200 * exp(-0.05*x).*sin(x);y2 = 0.8 * exp(-0.5*x).*sin(10*x);figure;[AX,H1,H2] = pl.

原创 SPI原理

1.SPI通信原理2.FPGA控制SPI协议器件、程序编写3仿真调试流程例：

原创 基于FPGA的数控信号发生器（FSM\DDS\LCD1602）

基于FPGA的数控信号发生器（FSM\DDS\LCD1602）

原创 17_线性序列机与串行接口DAC驱动设计

产生如上图波形的方法：简单的线性序列机最终做的工作就是产生如下波形

原创 15_嵌入式块RAM使用之FIFO

原创 14_rom_signaltap

原创 13_A嵌入式块RAM使用之双口RAM

原创 12_串口接收模块设计与验证

[2:0]表示三位的，[7:0]表示真正的位宽，表示八位，每个位存储三位数据。module uart_byte_rx( Clk, Rst_n, baud_set, Rs232_Rx, data_byte, Rx_Done); input Clk; input Rst_n; input [2:0]baud_set; input Rs232_Rx; output reg [7:0]data_byte; output reg Rx_Done; r...

原创 11B使用串口发送多个字节的数据方案

首先定义思路：线性序列机设置序列机发六位数据，需要一个计数器计数六次在设置序列机send_en信号多路选择器 3选8

原创 UART发送模块

波特率计算module uart_tx( Clk, Rst_n, baud_set, data_byte, send_en, rs232_tx, Tx_Done, uart_state //*******); input Clk; input Rst_n; input [2:0] baud_set; input [7:0] data_byte;//******[9:0] ---> [7:0] input ...