逻辑电平匹配

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连接3.3V 设备到5V 设备需要考虑到驱动器和接收器的逻辑电平是否匹配。.描述了用于5V CMOS,5V TTL 和3.3V TTL 的逻辑电平标准。可以看到,5V TTL 和3.3V TTL的逻辑电平是相同的,而5V CMOS逻辑电平与前两者是不同的。这在连接3.3V 系统到5V系统时是必须考虑的。

1,TTL电平:  
        输出高电平>2.4V,输出低电平<0.4V。在室温下,一般输出高电平是3.5V,输出低电平是0.2V。最小输入高电平和低电平:输入高电平>=2.0V,输入低电平<=0.8V,噪声容限是0.4V。  max(2.4-2,0.8-0.4)

CMOS电平: 

1逻辑电平电压接近于电源电压,0逻辑电平接近于0V。而且具有很宽的噪声容限。

4,OC门,即集电极开路门电路,OD门,即漏极开路门电路,必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载,所以又叫做驱动门电路。 

5,TTL和COMS电路比较:  
        1)TTL电路是电流控制器件,而coms电路是电压控制器件。  
        2)TTL电路的速度快,传输延迟时间短(5-10ns),但是功耗大。COMS电路的速度慢,传输延迟时间长(25-50ns),但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关,频率越高,芯片集越热,这是正常现象。  
      

1:输入高电平(Vih): 保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于Vih时,则认为输入电平为高电平。  
        2:输入低电平(Vil):保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于Vil时,则认为输入电平为低电平。  
        3:输出高电平(Voh):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此Voh。  
        4:输出低电平(Vol):保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此Vol。  
        5:阀值电平(Vt):数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值,对于CMOS电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输出,则必须要求输入高电平> Vih,输入低电平 
对于一般的逻辑电平,以上参数的关系如下: Voh > Vih > Vt > Vil > Vol。 


另外5V CMOS器件的逻辑电平参数与供电电压有一定关系,一般情况下,Voh≥Vcc-0.2V,Vih≥0.7Vcc;Vol≤0.1V,Vil≤0.3Vcc;噪声容限较TTL电平高。


(1) 5V TTL 装置驱动3.3V TTL 装置。5V TTL 和3.3V TTL的逻辑电平是相同的。因为5V容忍度的装置可以经受住6.5V 的直流输入,所以5V TTL 连接3.3V且容忍度为5V的装置时,可以不需要额外的元器件。TI 的CBT(crossbar technology)开关可以用来从5V TTL向3.3V 且容忍度不为5V 的装置传送信号。该开关通过使用一个外部的产生0.7V压降的二极管和CBT(门极到源极的压降为1V),从而产生3 .3V 的电平。


(2) 3V TTL 装置(LVC)驱动5V TTL 装置。两者逻辑电平是相同的,连接可以不需要外部电路或装置。


(3) 5V CMOS 装置驱动3.3V TTL 装置。两个不同的逻辑电平连接在一起,进一步分析5VCMOS 装置的VOH 和VOL与3.3V LVC 装置的VIH 和VIL 电平,虽然存在不一致的地方,但有5V 容忍度的3.3V 装置可以在5V CMOS电平输入下工作。使用5V 容忍度的LVC 装置,5V CMOS 驱动3.3V LVC 是可能的。

(4) 3.3V TTL 装置驱动5V CMOS 装置。3.3V LVC 的VOH 是2.4V(输出电平可达3.3V),而5V CMOS
装置的最小VIH 要求是3.5V。因此,用3.3V LVC 或其他3.3V 标准的装置驱动5V CM
OS装置是不可能的。解决该问题就需要用到专用芯片,如TI的SN74ALVC164245 和SN74LVC4245 等。这些芯片一边采用3.3V电平供电,另一边采用5V 电平供电,可以使3.3V 逻辑部分驱动5V CMOS 装置



逻辑器件的使用指南 
        1:多余不用输入管脚的处理 
        在多数情况下,集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚,但实际上通常不会全部使用,这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平,以防止电流漂移(具有总线保持功能的器件无需处理不用输入管脚)。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小,而接地时静态功耗较大,故建议其无用端子处理以通过电阻接电源为好,电阻值推荐为1~10K。 
        2:选择板内驱动器件的驱动能力,速度,不能盲目追求大驱动能力和高速的器件,应该选择能够满足设计要求,同时有一定的余量的器件,这样可以减少信号过冲,改善信号质量。并且在设计时必须考虑信号匹配。 
        3:在对驱动能力和速度要求较高的场合,如高速总线型信号线,可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244 /245,并在母板两端匹配,在不影响速度的条件下与母板接口尽量串阻,以抑制过冲、保护器件,典型电阻值为10- 200Ω左右,另外,也可以使用并接二级管来进行处理,效果也不错,如1N4148等(抗冲击较好)。 
        4:在总线达到产生传输线效应的长度后,应考虑对传输线进行匹配,一般采用的方式有始端匹配、终端匹配等。 
        始端匹配是在芯片的输出端串接电阻,目的是防止信号畸变和地弹反射,特别当总线要透过接插件时,尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配,由于其阻值固定,无法根据实际情况进行调整,在多数场合对于改善信号质量收效不大,故此不建议推荐使用。始端匹配推荐电阻值为10~51 Ω,在实际使用中可根据IBIS模型模拟仿真确定其具体值。 
由于终端匹配网络加重了总线负载,所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。 
应选择正确的终端匹配网络,使总线即使在没有任何驱动源时,其线电压仍能保持在稳定的高电平。 
        5:要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时,建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。 
        6:可编程器件任何电源引脚、地线引脚均不能悬空;在每个可编程器件的电源和地间要并接0.1uF的去耦电容,去耦电容尽量靠近电源引脚,并与地形成尽可能小的环路。 
        7:收发总线需有上拉电阻或上下拉电阻,保证总线浮空时能处于一个有效电平,以减小功耗和干扰。 
        8:373/374/273等器件为工作可靠,锁存时钟输入建议串入10-200欧电阻。 
        9:时钟、复位等引脚输入往往要求较高电平,必要时可上拉电阻。 
        10:注意不同系列器件是否有带电插拔功能及应用设计中的注意事项,在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。 
        11:注意电平接口的兼容性。 选用器件时要注意电平信号类型,对于有不同逻辑电平互连的情况,请遵守本规范的相应的章节的具体要求。 
        12: 在器件工作过程中,为保证器件安全运行,器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。 
        13:逻辑器件的输入信号不要超过它所能允许的电压输入范围,不然可能会导致芯片性能下降甚至损坏逻辑器件。 
        14:对开关量输入应串电阻,以避免过压损坏。 
        15:对于带有缓冲器的器件不要用于线性电路,如放大器。 

TTL、CMOS器件的互连 
器件的互连总则 
        在公司产品的某些单板上,有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点: 
        1:电平关系,必须保证在各自的电平范围内工作,否则,不能满足正常逻辑功能,严重时会烧毁芯片。 
        2:驱动能力,必须根据器件的特性参数仔细考虑,计算和试验,否则很可能造成隐患,在电源波动,受到干扰时系统就会崩溃。 
        3:时延特性,在高速信号进行逻辑电平转换时,会带来较大的延时,设计时一定要充分考虑其容限。 
        4:选用电平转换逻辑芯片时应慎重考虑,反复对比。通常逻辑电平转换芯片为通用转换芯片,可靠性高,设计方便,简化了电路,但对于具体的设计电路一定要考虑以上三种情况,合理选用。 
        对于数字电路来说,各种器件所需的输入电流、输出驱动电流不同,为了驱动大电流器件、远距离传输、同时驱动多个器件,都需要审查电流驱动能力:输出电流应大于负载所需输入电流;另一方面,TTL、CMOS、ECL等输入、输出电平标准不一致,同时采用上述多种器件时应考虑电平之间的转换问题。 
        我们在电路设计中经常遇到不同的逻辑电平之间的互连,不同的互连方法对电路造成以下影响: 
        ·对逻辑电平的影响。应保证合格的噪声容限(Vohmin-Vihmin≥0.4V,Vilmax-Volmax ≥0.4V),并且输出电压不超过输入电压允许范围。 
        ·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。 
        ·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值,否则有可能导致器件损坏。 

        TTL和CMOS的逻辑电平关系如上述图所示: 图2-1:TTL和CMOS的逻辑电平图;图2-2:低电压逻辑电平标准 

        3.3V 的逻辑电平标准如前面所述有三种,实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准(一般很少使用LVCMOS输入电平),输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平(类似LVCMOS输出电平),在大电流负载时输出电平参数则接近LVTTL电平参数,所以输出电平参数也可归入 3.3V逻辑电平,另外,一些公司的手册中将其归纳如LVTTL的输出逻辑电平,也可以。 
        在下面讨论逻辑电平的互连时,对3.3V TTL/CMOS的逻辑电平,我们就指的是3.3V逻辑电平或LVTTL逻辑电平。 
        常用的TTL和CMOS逻辑电平分类有:5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD门。 
        其中: 
        3.3V/5V Tol.是指输入是3.3V逻辑电平,但可以忍受5V电压的信号输入。 
        3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平,否则会出问题。 
        注意某些5V的CMOS逻辑器件,它也可以工作于3.3V的电压,但它与真正的3.3V器件(是LVTTL逻辑电平)不同,比如其VIH是2.31V(=0.7×3.3V,工作于3.3V)(其实是LVCMOS逻辑输入电平),而不是2.0V,因而与真正的3.3V器件互连时工作不太可靠,使用时要特别注意,在设计时最好不要采用这类工作方式。 
        值得注意的是有些器件有单独的输入或输出电压管脚,此管脚接3.3V的电压时,器件的输入或输出逻辑电平为3.3V的逻辑电平信号,而当它接5V电压时,输入或输出的逻辑电平为5V的逻辑电平信号,此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。
        对于可编程器件(EPLD和FPGA)的互连也要根据器件本身的特点并参考上述内容进行处理。 
以上5种逻辑电平类型之间的驱动关系如下表: 
输出支驱动输入

        上表中打钩(√)的表示逻辑电平直接互连没有问题,打星号(?/FONT>)的表示要做特别处理。 
        对于打星号(?/FONT>)的逻辑电平的互连情况,具体见后面说明。 
        一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10-1K欧的电阻来实现,具体阻值可以通过试验确定,如为可靠起见,可参考后面推荐的接法。 
        从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平,5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚,优先使用其OC/OD输出加上拉电阻实现逻辑电平转换;其次才用以下专门的逻辑器件转换。  
        TI的AHCT系列器件为5V TTL输入、5V CMOS输出。 
        TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL(LVTTL)输出,也可以用双轨器件替代。 
        注意:不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入,一般只有带后缀A的和LVCH/LVTH系列的可以,具体可以参考其器件手册。 
5V TTL门作驱动源 :
        ·驱动3.3V TTL/CMOS 
        通过LVC/LVT系列器件(为TTL/CMOS逻辑电平输入,LVTTL逻辑电平输出)进行转换。 
        ·驱动5V CMOS 
        可以使用上拉5V电阻的方式解决,或者使用AHCT系列器件(为5V TTL输入、5V CMOS输出)进行转换。 
3.3V TTL/CMOS门作驱动源 :
        ·驱动5V CMOS 
        使用AHCT系列器件(为5V TTL输入、5V CMOS输出)进行转换(3.3V TTL电平(LVTTL)与5V TTL电平可以互连)。 
5V CMOS门作驱动源 :
        ·驱动3.3V TTL/CMOS 
        通过LVC/LVT器件(输入是TTL/CMOS逻辑电平,输出是LVTTL逻辑电平)进行转换。 
2.5V CMOS逻辑电平的互连 
        随着芯片技术的发展,未来使用2.5V电压的芯片和逻辑器件也会越来越多,这里简单谈一下2.5V逻辑电平与其他电平的互连,主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。(注意:对于某些芯片,由于采用了优化设计,它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连,此时就不需要再进行逻辑电平的转换了。) 
        1:3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平 
        2.5V 的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列,其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入,而ALVC不行,所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。 
        2:2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平 
        2.5V CMOS逻辑电平的VOH为2.0V,而3.3V TTL/CMOS的逻辑电平的VIH也为2.0V,所以直接互连的话可能会出问题(除非3.3V的芯片本身的VIH参数明确降低了)。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换,另外,使用OC/OD们加上拉电阻应该也是可以的。

 


华为 逻辑电平设计规范 序. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 8.3:GTL信号的测试. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 8.2:GTL信号的PCB设计. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 8.1:GTL器件的特点和电平. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 8、GTL器件的原理和特点. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 7.7:LVDS器件应用举例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 7.6:LVDS信号的测试. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 7.5:LVDS的设计. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 7.4:LVDS的特点. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 7.3:LVDS器件的工作原理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 7.2:LVDS器件的标准. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 7.1:LVDS器件简介. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 7、LVDS器件的原理和特点. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 6.7:ECL器件的使用原则. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 6.6:ECL器
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