![](https://img-blog.csdnimg.cn/20201014180756926.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
验证
文章平均质量分 91
CodeFarmerL
软件架构,硬件建模、硬件IP验证、智能网卡、DPU、Android、NPU、AI、RISC-V、NIC(network_interconnect)
展开
-
[学习笔记]UVM相关知识点-2
在UVM组件中定义。原创 2024-05-20 14:24:38 · 795 阅读 · 0 评论 -
[学习笔记]UVM相关知识点-1
在UVM组件中,首先需要定义一个。原创 2024-05-20 10:58:24 · 1063 阅读 · 0 评论 -
[学习笔记]验证相关知识点
wire定义wire是SystemVerilog中用于声明连线(wire)类型的变量。连线是硬件设计中的基本元素,用于连接不同的逻辑门或模块。logic定义logic是SystemVerilog中用于声明多驱动逻辑(multi-driver logic)的变量。它可以被视为wire的增强版,因为它可以处理多驱动的情况,而wire只能有一个驱动源。reg定义reg是SystemVerilog中用于声明寄存器(register)类型的变量。在硬件设计中,寄存器用于存储状态,通常在时钟边沿触发时更新。原创 2024-05-17 11:20:55 · 687 阅读 · 0 评论