数据分配器Verilog描述
1线~4线数据分配器真值表选择输入输出s1--------- s0module de_selector14(iC,iS1,iS0,oZ0,oZ1,oZ2,oZ3); input iC; input iS1; input iS0; output oZ0; output oZ1; output oZ2; output oZ3; reg oZ0,oZ1,oZ2,oZ3; initial {oZ0,oZ
原创
2020-10-17 09:08:38 ·
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