s3c2440锁相环



s3c2440锁相环框图如下：

MPLL包含如下几部分：VCO(电压控制振荡器)，产生与输入直流电压相应的输出频率；分频器P，以p分频输入频率；分频器M，以m分频VCO输出频率，作为相频检测器PFD的输入；分频器S，以s分频VCO输出频率,这就是Mpll(Mpll模块的输出)；相异检测器；电荷泵（charge pump）；环路滤波器（loop filter）.

输出时钟频率Mpll与输入频率Fin的关系如下：

Mpll = (2*m * Fin) / (p * (2^s))
m = M (the value for divider M)+ 8, p = P (the value for divider P) + 2

UPLLD的时钟生成相同于MPLL.

PFD(相频检测器)： 检测 Fref 和 Fvco，当检测到不同的时候，就会生成一个控制信号。 Fref是参考频率。

电荷泵（charge pump）:电荷泵转换PFD控制信号与外部滤波器的电压成比例的变化，用于启动VCO.

环路滤波器（loop  filter）：Fref与Fvco的每次比较，PFD为电荷泵输入的控制信号可能产生较大的噪音，为了避免VCO过载，一个低通滤波器采样并过滤高频控制信号。该过滤器是一个典型的单极RC滤波器包含一个电阻器和一个
电容。

电压控制振荡器（VCO）:环路滤波器输出电压驱动VCO,造成其振荡频率随平均电压的变化线性增大减小。当Fvco和Fref在频率和电压相匹配时，PFD停止发送控制信号给电荷泵，导致输入环路滤波器的电压稳定，VCO的频率就会恒定，PLL输出给系统的时钟也会不变。

PLL和时钟生成器的通常条件：

注：1.上面的值可变。  2.FCLK_out 必须大于200Mhz,但不意味着ARM内核运行于200Mhz以上。

时钟选择例图：