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RSS订阅转载 ISE FPGA时钟系统
在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。
2016-05-29 17:46:28
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原创 ACM probloms->1003
ACM Ex.1003:Sum Problem II; Input: Firstline ->Cases number; Otherlines -> first is the numbers of digital, others are
2016-05-20 08:28:06
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原创 ACM problem-> 1002
ACM Ex.1002:A+B Problem II; Input: Casesnumbers, next is two integers; Output: Case#:
2016-05-13 14:39:23
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原创 ACM problem->1001
ACM Ex.1001:Calculate integer summary; Input: Theinput is consist with series of integers n, one integer per line. Output:
2016-05-12 10:52:29
264
原创 ACM practice ->1000
ACM Ex.1000:Calculate A+B; Input: Eachline will contain two integers A and B. Process to end of file. Output:
2016-05-11 09:39:17
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转载 verilog中wire与reg类型的区别
每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 wire表示直通，即只要输入有变化，输出马上无条件地反映； reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被a
2016-05-10 11:21:05
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转载 Linux下的应用程序性能分析
原文链接：http://www.cnblogs.com/2018/p/3380773.htmlLinux下的应用程序性能分析，根据内核程序和应用程序的不同，下文分两类进行描述。我们侧重的是应用级别的程序，推荐google perf tool/kcachegrind组合一、和内核有关的工具既可以处理内核，又可以处理应用的程序，但安装需要对内核代码有处理，所以有些麻烦
2016-05-06 11:07:19
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trace tools For FreeRTOS-3.1.2
2017-06-01
ESD模型和测试标准
2017-02-18
Intel 80386 Programmer's Reference Manual 1986
2016-09-20
gnu linker manual
2016-09-13
GNU as manual
2016-09-13
IxChariot Endpoint
2016-09-08
IxChariot-6.7 all part3
2016-09-08
IxChariot-6.7 all part2
2016-09-08
IxChariot-6.7 all part1
2016-09-08
Timingdesigner_92
2016-09-07
空空如也
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