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FPGA
文章平均质量分 81
liuer2004_82
坚持,专注。。。。。。。。。。
1. 阅读源码 -头文件库-可以提高对项目整体框架的认识。
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verilog中wire与reg类型的区别
每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型,因此把网上找到的一些关于这方面的资料整理了一下,方便以后查找。 wire表示直通,即只要输入有变化,输出马上无条件地反映; reg表示一定要有触发,输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型,可能是多位或为使程序易读。wire只能被a转载 2016-05-10 11:21:05 · 369 阅读 · 0 评论 -
ISE FPGA时钟系统
在使用QuartusII设计Altera的FPGA时,对于时钟的考虑一般很少。我们想得到一个固定频率的时钟,无非就是将晶振从某个时钟管脚输入:若晶振频率即为期望频率,则可以直接使用;若与期望频率不符,则调动IP核生成PLL,配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列,在ISE环境中设计时,时钟的使用就没那么简单了,尤其是在设计复杂工程时,全局时钟系统的设计显得尤为重要。转载 2016-05-29 17:46:28 · 5979 阅读 · 2 评论 -
FGPA 130实例-->problem 5.1~5.3
case语句描述4选1数据选择器////////////////////////////////////////////////////////////////////////////////////////////////////////////////////module mux4_1(out,in0,in1,in2,in3,sel); output out;原创 2016-06-03 10:44:53 · 372 阅读 · 0 评论 -
FPGA 程序130例-->例10.8~例12.5 (The END)
10.8 8位寄存器/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////module reg8(qout,in,clk,clear原创 2016-06-24 14:58:55 · 1037 阅读 · 0 评论 -
FGPA 130实例-->problem 5.3~5.15
/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////用initial过程语句对测试变量a,b,c赋值module test; reg a,b,c; initial原创 2016-06-09 07:33:27 · 966 阅读 · 0 评论 -
FPGA 130例-->例5.16 to 例8.5
用for语句实现2个8位数相乘//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////module mult原创 2016-06-14 09:04:35 · 688 阅读 · 1 评论 -
Verilog延时:specify的用法(转)
检查时序的方式之一是时序仿真,在仿真过程中计算与该模块相关的延迟值;之二是静态时序验证。(1)延迟类型·分布延迟:在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门,另一种是在单独的assign语句中指定延迟值。·集总延迟:定义在每个独立模块基础上,表面看来像是模块输出门的当延迟。它比分布延迟更容易建模。·引脚到引脚(即路径)的延迟:分别把延迟赋给模块中从转载 2016-06-14 09:39:48 · 2287 阅读 · 0 评论 -
FPGA 程序130例-->例10.7~例10.7
10.1 非流水线方式的8位全加器///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////module adder8(co原创 2016-06-22 08:03:41 · 523 阅读 · 0 评论