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原创 verilog流水灯

input wire clk_100m, // 时钟信号。output wire [7:0] led, // 8个LED灯输出。// output reg [7:0] digit2 // 数码管第二位。// output reg [7:0] digit2 // 数码管第二位。output wire [7:0] digit,// 数码管第一位。// 模式2: 交替点亮相邻的两个LED。