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RSS订阅原创 【书生·浦语大模型实战营（第二期）作业-Lesson2】
模型应该是采用半精度形式。具体分析为，模型存储大小为3.6GB左右，模型参数量为1.8B，故每个参数应该是两个字节，也就是半精度。
2024-04-03 14:39:28
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原创 windows vscode: permissions for private-key are too open
使用windows电脑连接远程linux服务器，经常使用秘钥，而在vccode链接远程的时候也需要产生的私钥，具体过程不表。出现的问题是private-key are too open。网上有很多解决办法，如果尝试了这些办法后还不行，可以试试我的办法：把私钥id_rsa放到windows终端中的.ssh文件夹，或许可以解决问题。
2023-11-15 15:23:29
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原创 Verilog小知识点
Verilog小知识点1. integer可以截位 整数类型用关键字integer来声明，声明时不用指明位宽，位宽和编译器有关，一般为32bit。reg型变量为无符号数，而integer型变量为有符号数，也就是说integer可以声明为负数，就像integer=-10。所以本质上integer是可以截位的，以下代码证明了这一点。`timescale 1ns / 1psmodule test_integer; reg [3:0] a; integer i = 8'b11010100;
2021-08-04 09:57:50
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原创 Verilog编程-3. 阻塞与非阻塞
Verilog编程-3. 阻塞与非阻塞1. 背景 在Verilog初学阶段，阻塞与非阻塞赋值是一个理解的难点，其关键在于没有将相关Verilog代码映射成为具体电路来进行思考。阻塞赋值模拟的是组合逻辑电路，其主要特点是信号在组合逻辑电路中进行串行传递，信号必须经过前一个组合逻辑单元才能传递到后一个组合逻辑单元，而阻塞赋值语句，在同一个块中前一句执行完毕才可以执行后一语句，与组合逻辑电路行为相同；非阻塞赋值模拟的是时序逻辑电路，时序逻辑电路最重要的一个特点是在时钟的驱动下，在每一个时钟周期前一个时序单
2021-08-02 11:35:19
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原创 Verilog编程-2. 流水线乘法器设计
Verilog编程-2. 流水线乘法器设计1. 背景 在Verilog中，我们一般使用乘法器时直接用*来直接完成，或者调用相关IP核来生成高性能乘法器，但是归根到底Verilog描述的是硬件电路，从数字电路而不是高层次语法角度来实现乘法器可以让我们对于乘法器的运行有着更深入的理解。2. 设计思路 二进制乘法与我们熟悉的十进制乘法类似，其原理都是被乘数与乘数的每一位按位相乘并进行移位，其原理示意图如下图所示：据此，我们自然可以想到，先将被乘数进行扩位到乘积的位宽，同时被乘数和乘数进行移位（
2021-08-01 22:10:18
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原创 verilog编程-1.10010序列检测器
Verilog编程-1.10010序列检测器1. 背景 序列检测器在数据通讯，雷达和遥测等领域中有着充分应用，使用verilog语言进行序列检测也是常见的编程练习题，本文对于数字序列 10010 进行检测，使用verilog语言，编辑器为vscode仿真平台为vcs。对于检测到的序列信号输出为 1 ；否则输出为 0 。2. 设计思路 使用数字电路中常用的Mealy型有限状态机（FSM）进行设计，Mealy型有限状态机其输出不仅与当前状态有关，还取决于当前输入信号。下图呈现的是状态转移图。
2021-08-01 11:26:41
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空空如也
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