Verilog实现UART串口收发器数字电路

最新推荐文章于 2024-04-29 09:17:54 发布
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阿群的笔记

Verilog实现串口的思路：

  1. 节拍生成器：开发板自带晶振频率50MHz，串口波特率≈115200比特/秒，设计一个节拍生成器=16拍/比特，计算节拍生成器的计数最大值=50MHz÷（115200×16）≈27.1；
  2. 默认不需要奇偶校验位，有限状态机只设计四个状态，分别是：空闲idle、起始位start、数据位data和停止位stop；
  3. 可以支持n字节硬件收发缓冲区；

参考材料1

《FPGA-Prototyping-By-Verilog-Examples》第8章
代码：
http://github.com/liuqun/verilog_code_tips/tree/uart/rtl
PDF文件： http://read.pudn.com/downloads735/ebook/2935095/FPGA%20Prototyping%20By%20Verilog%20Examples.pdf

参考材料2

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liuqun69
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