串行接口（UART）------verilog实现串口发送模块

前面一篇博客实现已经分析并实现串行接口的接收模块。其中，串口的波特率对串口来说是一个比较重要的概念，因为其决定了接收或者发送一位数据所用的时间。由于FPGA所用的时钟通常远比串口的波特率快，所以在使用FPGA的时钟发送或者接收数据时，都需要一个串口波特率定时模块来产生定时脉冲，以此确保每位数据只被接收或者发送一次。

串口发送过程如图1所示，由图可知，其基本原理跟串口的接收时序一致，唯一区别就是串口发送模块不需要开始标志（串口接收数据时需要开始标志，其起始位必须为0）；每次发送数据也是11位，包含1位起始位、8位数据位、1位校验位、1位停止位。

 图1中，sampling_signal是由波特率定时模块产生的，对应TX_Pin_Out的每一位数据，都有一个sampling_signal，表明每个数据在这个波特率的时间内只被发送一次。

图1 串口发送过程

一、串口发送数据流程

图2 串口发送过程

串口发送数据流程如图2所示， 在s0状态，计数器电路加载0，如果cnt_en串口发送数据信号使能，进入s1状态。在s1状态，加载待发送的数据，如果采样信号有效，则计数器使能，计数器开始计数；若计数器计数到count=1，进入s2状态，在s2状态，主要通过一位寄存器将并行数据转为串行发送，若采样信号有效，则计数器、移位寄存器信号使能，此时移位寄存器开始一位一位的发送出去，同时计数器计数发送数据的个数；若计数到count=11，进入到s3数据发送完成状态，在s3状态，如果采样信号有效，发送完成标志位拉高，计数器和移位寄存器信号使能，此时串口发送数据完毕。若计数器count=0,则进入到s0状态，等待下一次数据的发送。

二、数据路径

由图2可知，串口发送模块需要的电路的基本模块包括计数器、并行转串行移位寄存器，波特率定时（计数器）。数据路径如图3所示：