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RSS订阅原创 Verilog 的always块里面的敏感列表里的信号为电平型
always的敏感列表里面是电平敏感型，只要电平满足条件，就会输出一次测量结果。如下代码当rst为低电平时，一直满足(!rst）一直为真，输出out一直为1。
2023-07-09 19:08:34
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原创 整型数据扩展，扩展后数据值不变
1.位扩展：例：4位二进制数扩展成8位二进制数，如何保持数值本身不变：将符号位进行扩展4’b0101 (5) to 8 bits results in 8’b00000101 (5),4’b1101 (-3) to 8 bits results in 8’b11111101 (-3).//负数在计算机里是以补码存储的 11111101的原码是符号位不变数值位取反加1，即10000011（十进制数-3）......
2022-01-10 21:51:18
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原创 信号的时间平移、反转、伸缩变换
注意：这三种变换是对函数自变量 t 的某种变化，函数值（幅度）不会因之而变化。首先理解三种变换在图像上代表的含义:参见：《信号与系统》奥本海姆第二版中(P6-8)的解释《信号与线性系统分析》吴大正第四版中(P9-11)的解释其实三种顺序位置可以灵活改变（见图2）。变换中需要注意的点（见图2）:第一： 以 f(-t+4)为例：是将f(-t)的波形沿 t 的正方向移动4个单位。第二： 伸缩变换中，是将所有自变量值进行伸缩，注意拐角点的值。推荐先时移再伸缩最后反转，不容易出错
2021-09-25 21:18:45
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空空如也
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