Verilog学习
Verilog学习记录,以飨后来人
ljianijiani
这个作者很懒,什么都没留下…
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【verilog】【Modelsim仿真】“XXX“already declared in this scope
问题:作业要求写一个求3个n比特数的中间数的verilog代码,写完在modelsim仿真中遇到了如下问题:代码段如下:module mid #(parameter N = 4) ( input [N - 1:0] a, input [N - 1:0] b, input [N - 1:0] c, output[N - 1:0] out); wire [N - 1:0] l1, l2, l3, g1; MagCompL l1(a, b原创 2022-04-12 17:24:58 · 7179 阅读 · 0 评论 -
【Verilog】不同位宽操作数的按位操作
assign模块实例化always(敏感列表)问题:为什么case等语句必须用在always中原创 2022-04-14 10:09:56 · 4088 阅读 · 0 评论