System Verilog学习笔记（五）——工具篇

System Verilog学习笔记（五）——工具篇

System Verilog是编译型语言，需要使用专门的编译器，针对特定的平台，将源代码一次性编译成平台可执行的代码，并包装成平台能识别的可执行程序（simv）的格式。

VCS工具

VCS是Verilog Compiled Simulator的缩写，是一个编译型的代码仿真器。能够用来分析，编译和仿真Verilog，VHDL，System Verilog等的设计，最后可以查看仿真波形。

常用指令：
-R：编译后运行
-full64 :64-bit模式
-sverilog ：使能对systemVerilog源码进行分析
-gui：告诉仿真器，在仿真阶段打开可视化debug工具DVE或者verdi来debug
./simv -gui &：进行仿真
debug_access+all :单步调试，把所有权限打开

VCS使用步骤

VCS的工作过程主要分为两部分：编译和仿真。
前提需要安装虚拟机以及VCS工具，创建共享文件夹。将编辑好的代码（.v文件）放入共享文件夹，在虚拟机下利用VCS工具进行编译和仿真。

1. 编译System Verilog源码
   使用VCS编译SV源码的命令格式：

vcs sourcefile [compile_time_option]

sourcefile：Verilog源码文件
[compile_time_option]：编译选项，用来控制编译过程
常用的编译选项：
-cm line|cond|fsm|tgl|obc|path :设定coverage的方式
+define+macro=value：预编译宏定义
-f filename：RTL文件列表
+incdir+directory ：添加include文件夹
-l：进入交互界面
-llofile：指定日志文件
-p pli.tab：定义PLI的列表（Tab）文件
-y：定义Verilog的库
-notice：显示详尽信息
编译成功后，VCS会生成一个可执行文件simv。

2. 运行可执行文件
   使用以下命令运行生成的可执行文件：

./simv [run_time_option]

[run_time_option]：运行时选项
./simv -lca -debug_all ：运行仿真并生成波形文件
-gui：启动指定的图形界面
-debug_all：启动调试选项
-sverilog：指示VCS处理SV源代码
打开DVE界面如下：

波形窗口界面