这篇博客介绍了如何使用Verilog语言编写两个数字逻辑模块：一个实现位移寄存器，另一个实现奇偶校验功能。在位移寄存器模块`barrel`中，输入数据按指定位数右移，并输出结果。奇偶校验模块`parity`则计算输入字节的奇偶性，输出与输入相同的字节但最后一个位为奇偶标志。通过ModelSim进行仿真并在wave中观察波形，验证了这两个模块的正确性。
测试代码：
一：
module barrel(W,S,Y);
input [3:0]W;
input [1:0]S;
output [3:0]Y;
wire [3:0]T;
assign {T,Y} = {W,W} >> S;
endmodule
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二：
module parity(X,Y);
input [7:0]X;
output [7:0]Y;
assign Y = {^X[6:0],X[6:0]};
endmodule
过程：
1.编译代码
2.在ModelSim中进行仿真，
3.在wave中设置波形时长，点击run
4
二：
重复上诉步骤，代码一如图:
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