Verilog多路选择器(MUX)写法,不用寄存器版和使用寄存器版

最新推荐文章于 2024-05-25 17:10:11 发布

BAOYANG dl

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文章标签： verilog

本文链接：https://blog.csdn.net/weixin_43342476/article/details/120539152

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这篇博客对比了两种在Verilog中实现4选1MUX的方法：一种不使用寄存器，另一种使用寄存器。无寄存器版本通过逻辑操作直接输出选择的输入信号，减少了延迟。而使用寄存器的版本在每个时钟周期结束时根据选择信号更新输出。两者的应用场景和性能特点有所不同。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

不用寄存器可以减少延迟

module MUX4T1_32(
    input [1:0]s,
    input [31:0]I0, I1, I2, I3,
    output [31:0]o
    );

    wire s0 = s == 2'b00;
    wire s1 = s == 2'b01;
    wire s2 = s == 2'b10;
    wire s3 = s == 2'b11;
    
    assign o =  {32{s0}} & I0 |
                {32{s1}} & I1 |
                {32{s2}} & I2 |
                {32{s3}} & I3 ;
endmodule

使用寄存器的MUX：

module MUX4T1_32(        input [1:0]s,
						 input [31:0]I0,
						 input [31:0]I1,
						 input [31:0]I2,
						 input [31:0]I3,						
						 output reg[31:0]o

    );
    always@*
                case(s)
                    2'b00: o = I0;
                    2'b01: o = I1;
                    2'b10: o = I2;
                    2'b11: o = I3;
                endcase
endmodule