计算机组成原理实验（一）--可控加减法电路设计实验

一、一位全加器的设计

视频学习链接：3-2-4 定点数的加法和减法运算 — 一位全加器的硬件逻辑实现_哔哩哔哩_bilibili

仿真电路图：

总结：奇数个1时Si输出为1，偶数个1输出为0；1的个数大于等于2时，Ci输出1

实现封装：

二、多位串行可控的加减法电路设计

视频学习链接：3-2-5 定点数的加法和减法运算 — 串行进位加法器的硬件逻辑实现_哔哩哔哩_bilibili

加上零标志，当结果为全零时，ZF输出为1。

七、思考题

1.假设门电路的延迟时间为 T，1 位全加器的延迟时间是多少，4 位串行全加器的延

迟时间是多少？为什么？

答：6T、12T

2.为什么计算机中采用补码表示带符号的整数？8 位补码定点整数，数据范围是多

少？

答：因为补码的符号位和数值位一起参与运算，可以简化加减法运算，同时避免了正负数的处理问题，使得计算机在进行整数运算时更加高效和方便。对于8位补码定点整数，数据范围是-128到127。其中，最高位为符号位，0表示正数，1表示负数。

3.有符号加法和减法的溢出检测逻辑有何区别？

答： 对于有符号加法，溢出会发生在两个正数相加得到一个负数，或者两个负数相加得到一个正数的情况下。因此，溢出检测逻辑通常会检查相加结果的符号位与被加数的符号位是否相同，如果不同则表示发生了溢出。

而对于有符号减法，溢出会发生在一个正数减去一个负数得到一个负数，或者一个负数减去一个正数得到一个正数的情况下。因此，溢出检测逻辑通常会检查相减结果的符号位与被减数的符号位是否相同，如果不同则表示发生了溢出。

总的来说，有符号加法和减法的溢出检测逻辑在于检查操作结果的符号位与操作数的符号位是否相同，以判断是否发生了溢出。