1、语法
在使用状态机时候区别挺大的
状态机的定义可以用parameter 定义,但是不推荐使用`define 宏定义的方 式,因为'define 宏定义在编译时自动替换整个设计中所定义的宏,而 parameter 仅仅定义模块内部的参数,定义的参数不会与模块外的其他状态机 混淆。例如一个工程里面有两个module 各包含一个FSM,如果设计时都有 IDLE 这一名称的状态,如果使用'define 宏定义就会混淆起来,如果使用 parameter 则不会造成任何不良影响 ’define 一旦‘define指令被编译,其在整个编译过程中都有效。例如,通过另一个文件中的’define指令,定义的常量可以被其他文件中被调用。直到遇到 ‘undef parameter 只在定义的文件中有效,在其它文件中无效 |
Verilog的parameter 和 define
最新推荐文章于 2024-08-22 02:22:36 发布