Verilog
阳光的Daniel
热情而理智 勤奋且从容
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Verilog的parameter 和 define
1、语法声明:parameter xx = yy;`define XX YY使用:xx`XX2、作用域parameter 作用于声明的那个文件;`define 从编译器读到这条指令开始到编译结束都有效,或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目,可以将如下声明写于单独文件,并用`include让每个文件转载 2016-05-24 15:16:25 · 878 阅读 · 0 评论 -
Verilog 和 VHDL之选择
要做CPLD的东西,面临用哪种语言的问题,之前上学的时候学的是VHDL,但基本又都还给老师了,查了查,还是以Verilog为主吧, 一来类似与C语言,容易上手,二来,国内各企业用的比较多,(国外VHDL用的多),容易接轨。至于二者的区别,百度上有很多,度一下。原创 2016-05-17 07:52:55 · 1479 阅读 · 0 评论