【USTC】verilog 习题练习 6-10

6与门

题目描述

创建一个Verilog模块，实现与门的逻辑功能，如下图所示：

输入格式

1bit a, 1bit b

输出格式

1bit out, 为 a and b 的结果

module top_module(
  input a, 
  input b,
  output out );
// 请用户在下方编辑代码
	assign out = a & b;
//用户编辑到此为止
endmodule

7 或非门

题目描述

创建一个Verilog模块，实现或非门的逻辑功能，如下图所示

输入格式

输入a,b均为1位

输出格式

输出out也为1位

module top_module( 
    input a, 
    input b, 
    output out );
// 请用户在下方编辑代码
    assign out = ~(a|b);
//用户编辑到此为止
endmodule

8 同或门

题目描述

创建一个Verilog模块，实现同或门的逻辑功能，对于两输入同或门来说，输入相同时输出1，输入不同时输出0，正好与异或门相反，如下图所示

输入格式

1位的a和b

输出格式

1位的out

module top_module( 
    input a, 
    input b, 
    output out );
// 请用户在下方编辑代码
    assign out = ~(a^b);
//用户编辑到此为止
endmodule

9 线网型中间信号

题目描述

之前的verilog模块结构都比较简单，输出信号可直接用输入信号的逻辑表达式表示出来，模块功能稍微复杂时，一般都会用到中间信号，以下图为例，输入信号in经过两个非门后输出到out端口，为了在verilog模块中表示两个非门中间的这跟信号，需要将其定义为线网型（wire）信号，此处我们命名为not_in。

上述模块的verilog代码为：

请根据上述示例，完成下图中电路所对应的Verilog模块

输入格式

四个线网型变量a、b、c、d

输出格式

两个线网型变量out、out_n

module top_module(
    input a,
    input b,
    input c,
    input d,
    output out,
    output out_n   
); 
// 请用户在下方编辑代码
  wire a_b = a&b;
  wire c_d = c^d;
  assign out = a_b ^ c_d;
  assign out_n = ~out;
  
  
//用户编辑到此为止
endmodule

10 向量

题目描述

Hint:
向量是为了编写、阅读代码方便，将一组相关的信号用一个向量名称统一命名的方式。例如：

wire [7:0] w;

声明了一个8bit位宽的向量信号w，实际上代表的是8个1bit的wire型信号。
注意向量信号的声明是将位宽信息放在信号名之前，这与C语言不太一样。我们可以将向量信号中的一位或多位单独拿来使用。例如：

wire out;
wire [3:0] out_4;
wire [99:0] my_vector;
// 声明一个100bit的向量my_vector
assign out = my_vector[11] & my_vector[10];
// 选择其中两位信号进行运算
assign out_4 = my_vector[23:20];
// 选择其中4bit信号

任务目标：
创建一verilog模块，具有一个3bit位宽的输入向量信号，然后将其输出到3bit位宽的输出向量信号，同时再分别输出到3个1bit位宽的输出信号，如下图所示

输入格式

1个3bit位宽的向量信号vec

输出格式

1个与输入vec保持一致的3bit位宽向量信号outv； 3个1bit位宽信号o0, o1, o2，分别对应输入信号vec的三位

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0);
// Module body starts after module declaration
// 请用户在下方编辑代码
  	assign outv = vec;
    assign o2 = vec[3:2];
    assign o1 = vec[2:1];
    assign o0 = vec[1:0];
// 用户编辑到此为止
endmodule