使用emacs的org-mode进行时间管理(三)——时间日期

 设定日程或期限

你可以为你的TODO项目设定时间,最普通的是日程,比如说杨威利同学需要在伊谢尔伦新年酒会上致祝酒辞。他可以用S-M-RET创建一个TODO项目。然后按C-c C-s为它设定日期和时间。按完“C-c C-s”之后,会出现一个新的小buffer(emacs的窗口),这时可以用鼠标或Shift+方向键来选取需要的日期。结果大概是这样的。

** TODO 在新年酒会上致辞。
SCHEDULED: <2009-12-31 四>

设定一个TODO项目如“罗马帝国衰亡史”,然后按”C-c C-d”,在出现的buffer中选中需要的日期,保存。结果是这样的。

** TODO 罗马帝国衰亡史
DEADLINE: <2010-01-02 六>

揗环的任务

每个人都会有一些循环的任务,比如说每两天去一次健身房,每周收拾一次房间等等,每月还个信用卡等等……针对这样的需要,只要在TODO项的时间里面,加一个repeater就可以了。

** TODO 还信用卡
DEADLINE: &lt;2010-01-26 二 .+1m&gt;
- CLOSING NOTE [2009-12-26 六 18:22]
:PROPERTIES:
:LAST_REPEAT: [2009-12-26 六 18:21]
:END:

日期后面的.+1m代表这一任务在每月循环一次,当你用C-c C-t改变Item状态之后,这个项目并不会从TODO变成DONE,而是保持TODO状态,同时它的DEADLINE从12-26变成1-26,下面出现一个12-26的CLOSING NOTE,表示这个项目在12月26日被标记为DONE过。

repeater标记分为日(d),周(w),月(m),年(y)四种,同时支持在时间关键字前面添加数字,代表每n个时间周期。比如+3d表示每隔三天,+3w表示每隔三周等。

任务计时

兰迪波许教授在他的最后的讲演之后闻名全球,他还有一个演讲提到了时间的记录time log,就像记账来统计自己的金钱支出一样,时间记录也可以为于了解自己的时间花费,已优化时间的使用。

org-mode提供了一种计算每项任务花了多长时间的能力。

* DONE 艺伎
CLOSED: [2009-12-20 日 20:09]
CLOCK: [2009-12-20 日 19:32]--[2009-12-20 日 20:09] =&gt;  0:37
CLOCK: [2009-12-20 日 18:00]--[2009-12-20 日 18:56] =&gt;;  0:56

上面这个记录了我观看BBC记录片<艺伎>的时间花费,org-mode可以记录两段时间的起止,并计算出每段的时间花费。

你需要做的就是在开始时按”C-c C-x C-i”开始计时,在需要结束计时时按”C-c C-x C-o”即可

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Emacs Verilog Mode是一种用于在Emacs编辑器中编辑Verilog HDL(Hardware Description Language)的模式。它提供了丰富的功能和快捷键,使Verilog代码的编写和调试更加方便和高效。 Emacs Verilog Mode具有以下主要特点: 1. 语法高亮显示:Verilog代码的不同部分会使用不同的颜色进行区分,以便更容易地阅读和理解代码。 2. 自动缩进:在编写代码时,程序会自动进行缩进,以便更清晰地展示代码的层次结构。 3. 代码折叠:Emacs Verilog Mode允许代码的折叠和展开,以隐藏或显示特定的代码块。这样可以更好地组织和查看大型的Verilog项目。 4. 代码模板:模板功能使得可以快速插入常用的Verilog代码片段,例如模块定义、寄存器定义等,提高代码的编写速度和一致性。 5. 代码跳转:通过快捷键可以方便地在模块之间进行跳转,快速浏览和编辑代码。 6. 语法检查和自动补全:Emacs Verilog Mode可以检查代码中的语法错误,并提供自动补全功能,减少拼写错误和编程失误。 7. 特定的功能块标记:针对Verilog HDL特有的结构和语法,Emacs Verilog Mode提供了特定的功能块标记,如module、always、if-else语句等,以便更好地识别和编辑这些代码块。 总之,Emacs Verilog Mode是一个强大而实用的工具,它简化了Verilog代码的编辑过程,提高了工作效率和代码质量。无论是进行硬件设计还是进行FPGA编程,使用Emacs Verilog Mode都能够帮助开发人员更好地完成任务。

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