FPGA与PCB协同设计 -- IO Designer使用方法(2)

使用工具：	Xilinx FPGA开发工具: Vivado 2018.2(或者其他版本)
	EDA工具: Mentor Xpedition Enterprise VX.2.5   （ 吴川斌的博客 下载）

 

设计流程一：

  Library Managar制作元件 + DxDesigner设计原理图 + IO Designer优化布局布线

步骤1： 用EDA工具中的库工具Library Manager制作FPGA元器件

先用LP Wizad工具制作PCB封装，并导入到库，制作元器件时使用该封装（下文以zynq7020的clg400封装为例）

用Library Manager工具中的“FPGA Part Wizard”制作FPGA元件（本文以zynq7020为例）

点击“FPGA Part Wizard”导航图标后，出现如下设置界面。选择fpga厂家、型号、封装等信息，并按照提示制作fpga的元件。

设置元器件名等、封装、symbol保存分区、元件保存分区

点击“Export To Central Library” 将元件输出到当前元件库中

查看“元件中分区”中生成的元件zynq7020、和“Symbols分区”中的生成的原理图zynq7020_* ；
注意： 元器件特性中的 Type 必须为 FPGA 

步骤2：Xpedition Designer设计原理图，添加制作的fpga元件；

               （省略）

步骤3：启动Xpedition IO Optimizer的优化向导，制作fpga component

选中一个FPGA元件的一个symbol，右击键弹出菜单中选择“FPGA/HDL”--> “优化FPGA”，启动IO Designer优化工具

输入Vivado的信息交换文件（约束文件、管脚报告文件、xchange文件等）， 读入signle信息

读入vivado的信息交换文件（约束文件、管脚报告文件、xchange文件等）后，信号管脚分配如下图。 用户也可以重新编辑/分配管脚。

菜单选择“setup” ---> "settings" 弹出设置菜单， 设置电源和地自动分配的信号。

菜单选择“tools” ---> "update power pins..." 为电源和地分配信号网络。 如下图自动分配了电源和地信号

调整完fpga的IO等信息后，将信号export到Xpedition Designer原理图中

如下图，菜单选择“ECO” ---> "back Annotate All to Schematic" 将信息输出到Xpedition Designer原理图中。

1. 鼠标双击右下角状态栏中的黄色同步信号，弹出“Project Integration”；
2. 鼠标双击“FPGA I/O Optimizer - Back annotation require ...”导入fpga信息。

导入fpga的信号后， 如下图

局部放大： 自动生成一段连线和标号

步骤4： 规划、优化FPGA的pcb布局布线

封装当前设计，

运行Xpedition Layout

布局fpga等关键元件（未优化布线），并保存

步骤5：  规划布局 
 选择“tools” --》 “Optimizer Flootplan”

自动导入Xpedition Layout的初始布局

编辑、移动元件布局后， 右键菜单选择“Uraval” 进行走线优化

弹出界面中点击“Unraval” 优化布线；如下图（优化了连线的结果）

 

将优化结果输出到Xpedition Designer原理图，点击“ECO”--> “Back Annotate All to Schematic”

回到Xpedition Designer中点击“FPGA I/O Optimizer ...” 导入优化结果到原理图

结果输出到Xpedition Layout

回到 xpedition Layout中，点击“ECO”--> "正向标注"后的结果如下图（优化管脚）

 

步骤6： 输出优化布线后的约束文件给 xilinx vivado开发工具，用于调整管脚约束。