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FPGA-基础知识
lut029
这个作者很懒,什么都没留下…
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【FPGA - 基础知识(零)】FPGA芯片资源介绍
前言FPGA芯片主 要由6部分完成,分别为: 可编程输入输出单元(IOB) 基本可编程逻辑单元(configurable logic block,CLB) 完整的时钟管理 嵌入块式RAM 丰富的布线资源 内嵌的底层功能单元和内嵌专用硬件 模块 每个模块的功能如下: 1. 可编程输入输出单元(IOB) 可编程输入...原创 2020-02-07 22:26:25 · 1856 阅读 · 0 评论 -
【FPGA - 基础知识(四)】跨时钟域(Clock Domain Conversion,CDC)
前言跨时钟域(Clock Domain Conversion,CDC),无论是招聘笔试还是实际应用,都是数字IC前端的常见问题;还可变向地称为“脉冲同步问题”,“脉冲检测问题”等。一、跨时钟域场景跨时钟域场景可分为以下几种: 单bit信号 1)从慢时钟域到快时钟域(快采慢)。2)从快时钟域到慢时钟域(慢采快)。多bit信号1)异步FIFO(地址:格雷码)2)握手...原创 2020-02-09 18:00:27 · 3218 阅读 · 0 评论 -
【FPGA - 基础知识(三)】边沿检测
边沿检测电路要实现边沿检测,最直接的想法是用两级寄存器,第二级寄存器锁存住某个时钟上升沿到来时的输入电平,第一级寄存器锁存住下一个时钟沿到来时的输入电平,如果这两个寄存器锁存住的电平信号不同,就说明检测到了边沿,具体是上升沿还是下降沿可以通过组合逻辑来实现。如下图所示:Verilog HDL 代码如下:module edge_detect( input i_clk...原创 2020-02-06 21:23:23 · 814 阅读 · 0 评论 -
【FPGA - 基础知识(二)】锁存器、触发器
目录一、双稳态器件二、常见的锁存器2.1 SR锁存器2.1.1 输入R=0,S=0(保持)2.1.2 输入S=1,R=0(置位,set)2.1.3 S=0,R=1(复位,reset)2.1.4 S=1,R=1(无意义)2.1.5 SR锁存器 总结2.2 D锁存器2.2.1 clk=0(保持)2.2.2 clk=1(输出=输入)2.2.3 D锁存器 总...原创 2020-02-05 00:44:40 · 4142 阅读 · 0 评论 -
【FPGA - 基础知识(一)】复位操作
目录一、“复位”概述1.1 什么是复位1.2 复位的目的1.3 复位的分类二、“高复位”or“低复位”三、几种实现方法3.1 同步/异步复位3.1.1 同步复位3.1.2 异步复位3.2 异/同步复位优缺点3.2.1 同步复位的优点:3.2.2 同步复位的缺点:3.2.3 异步复位优点(与同步复位缺点相对应来看):3.2.4 异步复位缺点(同...原创 2020-02-04 23:34:50 · 3859 阅读 · 0 评论