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RSS订阅转载 DSP芯片的定点运算之数的定标Q格式（转）
在定点DSP芯片中，采用定点数进行数值运算，其操作数一般采用整型数来表示。一个整型数的最大表示范围取决于DSP芯片所给定的字长，一般为16位或24位。显然，字长越长，所能表示的数的范围越大，精度也越高。如无特别说明，本书均以16位字长为例。DSP芯片的数以2的补码形式表示。每个16位数用一个符号位来表示数的正负，0表示数值为正，1则表示数值为负。其余15位表示数值的大小。因此，对DS...
2020-02-12 16:14:49
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原创 【FPGA - 基础知识（四）】跨时钟域（Clock Domain Conversion,CDC）
前言跨时钟域（Clock Domain Conversion,CDC），无论是招聘笔试还是实际应用，都是数字IC前端的常见问题；还可变向地称为“脉冲同步问题”，“脉冲检测问题”等。一、跨时钟域场景跨时钟域场景可分为以下几种： 单bit信号 1）从慢时钟域到快时钟域（快采慢）。2）从快时钟域到慢时钟域（慢采快）。多bit信号1）异步FIFO(地址：格雷码)2）握手...
2020-02-09 18:00:27
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原创 【FPGA - 基础知识（零）】FPGA芯片资源介绍
前言FPGA芯片主 要由6部分完成，分别为： 可编程输入输出单元（IOB） 基本可编程逻辑单元（configurable logic block，CLB） 完整的时钟管理 嵌入块式RAM 丰富的布线资源 内嵌的底层功能单元和内嵌专用硬件 模块 每个模块的功能如下： 1． 可编程输入输出单元（IOB） 可编程输入...
2020-02-07 22:26:25
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原创 【FPGA - 基础知识（三）】边沿检测
边沿检测电路要实现边沿检测，最直接的想法是用两级寄存器，第二级寄存器锁存住某个时钟上升沿到来时的输入电平，第一级寄存器锁存住下一个时钟沿到来时的输入电平，如果这两个寄存器锁存住的电平信号不同，就说明检测到了边沿，具体是上升沿还是下降沿可以通过组合逻辑来实现。如下图所示：Verilog HDL 代码如下：module edge_detect( input i_clk...
2020-02-06 21:23:23
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原创 【FPGA - 基础知识（二）】锁存器、触发器
目录一、双稳态器件二、常见的锁存器2.1 SR锁存器2.1.1 输入R=0，S=0（保持）2.1.2 输入S=1，R=0（置位，set）2.1.3 S=0，R=1（复位，reset）2.1.4 S=1，R=1（无意义）2.1.5 SR锁存器 总结2.2 D锁存器2.2.1 clk=0（保持）2.2.2 clk=1（输出=输入）2.2.3 D锁存器 总...
2020-02-05 00:44:40
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原创 【FPGA - 基础知识（一）】复位操作
目录一、“复位”概述1.1 什么是复位1.2 复位的目的1.3 复位的分类二、“高复位”or“低复位”三、几种实现方法3.1 同步/异步复位3.1.1 同步复位3.1.2 异步复位3.2 异/同步复位优缺点3.2.1 同步复位的优点：3.2.2 同步复位的缺点：3.2.3 异步复位优点（与同步复位缺点相对应来看）：3.2.4 异步复位缺点（同...
2020-02-04 23:34:50
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转载 MATLAB中产生高斯白噪声，涉及到awgn和wgn函数(转)
MATLAB中产生高斯白噪声，涉及到awgn和wgn函数MATLAB中产生高斯白噪声非常方便，可以直接应用两个函数，一个是WGN，另一个是AWGN。WGN用于产生高斯白噪声，AWGN则用于在某一信号中加入高斯白噪声。1. WGN：产生高斯白噪声 y = wgn(m,n,p) 产生一个m行n列的高斯白噪声的矩阵，p以dBW为单位指定输出噪声的强度。 y = wgn(m,n,p,imp
2014-07-16 10:58:15
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空空如也
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