01分数规划学习笔记

何为01分数规划

01分数规划解决的是这么一类问题:

从给定的数列 a i 、 b i {a_i}、{b_i} aibi,求 ∑ i = 1 a i ∗ p i ∑ i = 1 b i ∗ p i \frac{\sum_{i=1}{a_i}*p_i}{\sum_{i=1}{b_i}*p_i} i=1bipii=1aipi的最值问题

其中p为一个01数列。

也就是从一个二元组列表中选一些二元组,求x项之和/y项和的最值。

常常是求最大中的最小、最小中的最大。

这类问题我们通常用二分+分数规划来做

详解

直接求解不容易,我们可以考虑如何判断某个答案是否合法。

下面以最小值为例:

假设二分出答案ans

∑ i = 1 a i ∗ p i ∑ i = 1 b i ∗ p i \frac{\sum_{i=1}{a_i}*p_i}{\sum_{i=1}{b_i}*p_i} i=1bipii=1aipi中分母为A,分子为B

那么 = A / B > = a n s =A/B >= ans =A/B>=ans

= A > = a n s ∗ B =A>=ans*B =A>=ansB

= A − B ∗ a n s > = 0 =A-B*ans>=0 =ABans>=0

把AB两个式子展开:

= ∑ i = 1 a i ∗ p i − b i ∗ p i ∗ a n s > = 0 =\sum_{i=1}^{a_i*p_i-b_i*p_i*ans}>=0 =i=1aipibipians>=0

所以当最后一个式子成立的时候答案ans合法。

我们有注意到ans越大越不好满足,所以这个是有单调性的。

如果ans不行,那么比ans大的都不能满足;如果ans合法,那么比ans小的都合法。

因此我们可以二分ans,然后判断。

推荐题目:

最小路径密度

题解

  • 0
    点赞
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
分频器是一种常见的电路,能够将输入时钟信号分频为一个小于1的分数。VHDL是硬件描述语言,可以用于设计字电路。下面是一个小分频器的VHDL实现。 ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity Fractional_Divider is Port ( CLK_IN : in STD_LOGIC; CLK_OUT : out STD_LOGIC; EN : in STD_LOGIC; RST : in STD_LOGIC; N : in UNSIGNED(9 downto 0); D : in UNSIGNED(9 downto 0)); end Fractional_Divider; architecture Behavioral of Fractional_Divider is signal counter : UNSIGNED(9 downto 0) := (others => '0'); signal div : UNSIGNED(19 downto 0) := (others => '0'); signal clk_div : STD_LOGIC := '0'; begin process (CLK_IN, RST) begin if (RST = '1') then counter <= (others => '0'); div <= (others => '0'); clk_div <= '0'; elsif rising_edge(CLK_IN) then if (EN = '1') then counter <= counter + 1; if (counter = (D - 1)) then counter <= (others => '0'); div <= div + N; clk_div <= not clk_div; end if; end if; end if; end process; CLK_OUT <= clk_div; end Behavioral; ``` 这个小分频器的输入是一个时钟信号`CLK_IN`,还有一个使能信号`EN`和复位信号`RST`。输出是分频后的时钟信号`CLK_OUT`。`N`和`D`分别是分子和分母,用于计算分数。 在`process`中,首先根据复位信号清空计器和除寄存器以及分频后的时钟信号。然后在时钟上升沿触发时,如果使能信号为1,则将计器加1。当计器计到D-1时,说明经过了D个时钟周期,需要对除寄存器加上分数N,并将计器清零。同时,分频后的时钟信号取反。 最后将分频后的时钟信号赋值给输出端口`CLK_OUT`即可。 这是一个简单的小分频器的VHDL实现。

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值