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RSS订阅转载 `timescale
原文地址:http://www.dzsc.com/data/html/2007-4-30/28945.html在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：`timescale time_unit / time_precisionti
2013-04-27 20:53:51
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转载 基于IP核的fpga调试经验
基于IP核（DRAM,FIFO,DPRAM）的fpga调试经验（转载）毕业设计开工以来，几个月倏地就过去了 整个硬件设计中，核心部分便是一块ALTERA公司的CYCLONE器件，主要使用的模块有SDR内存条控制模块、DPRAM，三口RAM以及FIFO。 从调试内存条的读写开始，到今天FPGA内部逻辑基本全部完成，历时将近两个月。于是，顺理成章的，积累了一点经验，呵呵。现在草草整
2013-04-19 15:31:56
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转载 关于AD芯片采样时序的说明
关于AD芯片采样时序的说明 CCD模式CCD模式主要针对各种黑白、彩色CCD原始信号。对于CCD模式的输入通道有如下7个模块，其中模块（1）到（4）是CCD模式的专用模块，（5）到（7）是公用模块，在此一并介绍。（1）直流重建：直流重建的目的是实现直流电平箝位。由于CCD的输出信号因为包含了一个较大的直流成分，这个直流量很容易造成放大器的饱和或者引起共模效应。因此
2013-04-17 16:54:42
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转载 Source insight 官方verilog语言插件
Custom Language files for adding new language support to Source Insight.0 F. @# R- E a* }. h9 sTo import a custom language file into Source Insight:1. Select Options > Preferences. Click the Lan
2013-04-15 20:55:06
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转载 转别人的fpga开发经验若干
原文地址:http://blog.163.com/yinxiang880702@126/blog/static/528683852011717111134384/1. wire与reg之外的数据类型不要在verilog代码中出现。2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。3. 一个module最
2013-04-12 15:42:13
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转载 Verilog基础（4）——门级建模
门级建模门的类型：（1） 与/或门类（and/or）（2）缓冲器/非门类（buf/not）与门（and）和或门（or）：与门、或门都有一个标量输出端和多个标量输入端。门的端口列表中的第一个端口必是输出端口，其后为输入端口。当任意一个输入端口的值发生变化时，输出端的值立即重新计算。verilog中可以使用的属于与/或门类的术语包括：and nand or nor xo
2013-04-04 14:28:07
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转载 Verilog基础（3）——模块端口
模块模块的定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道，只有在模块有端口的情况下才需要有端口列表和端口声明。模块内部的5个组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。 端口端口是模块与外界环境交互的接口。对外部环境来讲，模
2013-04-04 14:27:02
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转载 Verilog语法基础（2）——系统函数
系统任务Verilog为某些常用操作提供了标准的系统任务（也叫系统函数）这些操作包括屏幕显示、线网值动态监视、暂停和结束仿真等。所有的系统任务都具有$的形式。显示信息 $display(p1,p2,p3,…,pn); $display会自动在字符串的结尾处插入一个换行符，因此如果参数列表为空，则display的效果是现实光标移动到下一行 监视信息
2013-04-04 14:25:46
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转载 Verilog语法基础（2）——数据结构2
1 整数、实数和时间寄存器类型整数是一种通用的寄存器数据类型，用于对数量进行操作，使用integer进行声明。integer counter; //一般用途的变量用作计数器initial counter = -1; //把-1存储到寄存器中实数：实常量和实数寄存器数据类型使用关键字real来声明，可以用十进制或科学计数法来表
2013-04-04 14:24:31
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转载 Verilog语法基础（2）——数据结构1
Verilog的数据类型1 值的种类四值电平逻辑值的级别硬件电路中的条件0逻辑0，条件为假1逻辑1，条件为真X逻辑值不确定Z高阻，浮动状态除了逻辑值外，Verilog还是用强度值来解决数字电路
2013-04-04 14:23:22
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转载 Verilog HDL语法基础(1)
Verilog的词法约定1 Verilog是大小写相关的，其中的关键字全部为小写。2 空白符由空格、制表符、和换行符组成。3 单行注释以“//”开始，verilog将忽略此处到行尾的内容。多行注释以“/*”开始，以“*/”结束。多行注释不允许嵌套4 操作符有三种：单目操作符、双目操作符和三目操作符。
2013-04-04 14:21:55
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转载 souce insight 中makefile 和.s文件不能高亮显示解决办法
原文地址:http://blog.csdn.net/charistain_huang/article/details/6210312遇到在新建工程的时候，需要加入一些除了.c .h 等之外的文件，比如.s，.scf ，Makefile和ReleaseNotes等文件，而每次新建工程的时候，即使取消了shown only known document types,和在点击Add All之后选
2013-04-04 10:45:39
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转载 UBIFS error调试总结
原文地址: http://bbs.21ic.com/icview-464754-1-1.html前几天写了一份AM335x的硬件问题分享，这几天把操作系统也搞定了，所以再写一篇操作系统的问题分享。其中修改内核的部分是网上的资料，并非我的原创，但是我都验证过，特此说明。问题一：第一次加载有效，第二次就不行了，错误打印如下UBIFS: recovery neededUBIFS
2013-04-03 12:53:39
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[教程]6502编程大奥秘
2008-11-04
空空如也
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