系统任务
Verilog为某些常用操作提供了标准的系统任务(也叫系统函数)这些操作包括屏幕显示、线网值动态监视、暂停和结束仿真等。所有的系统任务都具有$<keyword>的形式。
显示信息 $display(p1,p2,p3,…,pn);
$display会自动在字符串的结尾处插入一个换行符,因此如果参数列表为空,则display的效果是现实光标移动到下一行
监视信息 $monitor(p1,p2,p3,…,pm);
系统函数$monitor对其参数列表中的变量值或者信号值进行不间断的监视,当其中任何一个发生变化的时候,显示所有参数的数值。$monitor只需调用一次即可在整个仿真过程中生效。
编译指令
Verilog提供了一些编译指令供用户使用,其使用方式为’<keyword>
‘define 用于定义verilog中的文本宏。类似于c中的#define.
‘define WORD_SIZE 32
‘include 在编译期间将一个verilog源文件包含在另一个verilog文件中,类似于c中的#i nclude结构。
‘include header.v
原文地址:http://blog.21ic.com/user1/5196/archives/2008/50769.html