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Verilog源码
文章平均质量分 85
lzp9619876
这个作者很懒,什么都没留下…
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FPGA初步弄了个视频采集
有一块板子,我在之上搞了一个视频输入、输出,本人初接FPGA,完全以cpu、dsp方式看FPGA,对于IP类极不适应,看别人弄FPGA鼠标轻点,一会功夫就建立起来一个系统,真是羡慕啊。我模仿也搭建一个:输入输出完全是手工编码: always@(posedge rx_clk or negedge rst_n) //实用 begin if ((rst_n == 0) || (M_AXI_ARESETN == 0 ))begin ...原创 2021-09-07 10:44:53 · 537 阅读 · 0 评论 -
FPGA初探CameraLINK失败
1、win64,vivado 2018.32、Block design3、约束文件set_property PACKAGE_PIN AD20 [get_ports tz_clk_p]set_property IOSTANDARD LVDS_25 [get_ports tz_clk_p]set_property PACKAGE_PIN AE18 [get_ports tz_0_p]#set_property IOSTANDARD SSTL_2 [get_ports tz_0_p]se原创 2021-08-27 15:39:44 · 599 阅读 · 1 评论