EDA数字钟设计
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小森豆丁
这个作者很懒，什么都没留下…
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EDA数字钟设计（verilog）——分频模块
把48Mhz分频成1Hz，1KHz，500Hz和2Hz：1KHz用于高频率报时，500Hz用于低频率报时，2Hz用于闹钟快速校时校分，1Hz用于正常计数。module fenpin(clk,clk_1Hz,clk_1KHz,clk_500Hz,clk_2Hz); input clk;output reg clk_1Hz,clk_2Hz,clk_500Hz,clk_1...原创 2019-01-16 13:43:03 · 8587 阅读 · 2 评论 -
EDA数字钟设计（verilog）——计时模块
这个模块集合大部分的功能，通过开关的复用实现显示学号，清零，正常示数，校时校分四个功能，并且确定了几个开关之间的优先级顺序，，防止出现逻辑上的问题，而且巧妙的利用3600秒小时加一的关系减小了if嵌套的复杂性，程序代码如下：module jishi(clk_1Hz,second,minute,hour,hour_swh,min_swh,swh,baochi_swh);inp...原创 2019-01-16 13:52:04 · 7909 阅读 · 1 评论 -
EDA数字钟设计（verilog）——闹钟模块
闹钟的设置优先级要低于正常示数，所以必须在正常示数时使用闹钟开关才能进行闹钟的设定，而且闹钟的校时校分是用的2Hz的快速校时校分，更加的方便有效，因为是在正常计数下的闹钟设定，所以设定闹钟时时钟依然正常的行走。闹钟将向报时电路输出一个闹钟来了的信号，以便在报时模块中实现闹钟的铃声。具体代码如下：module alarm(clk_2Hz,naozhong_swh,alarm_ho...原创 2019-01-16 13:55:16 · 13253 阅读 · 86 评论 -
EDA数字钟设计（verilog）——报时模块
报时模块进行闹钟的响铃还有整点报时功能，分别在59’53’’、59’55’’和59’57’’进行低频蜂鸣器的声音，59’59’’进行高频蜂鸣器的声音，在闹钟信号来临时用500Hz让蜂鸣器连续蜂鸣，同时输出beep蜂鸣信号。module baoshi(clk_1Hz,clk_1KHz,clk_500Hz,minute,second,beep,alarm);input [5:...原创 2019-01-16 13:57:40 · 7037 阅读 · 3 评论 -
EDA数字钟设计（verilog）——显示译码模块
进行正常的示数和闹钟的示数，利用电路的共阳极数码管的特性进行10个数字和“-”的译码，分别利用两位16进制进行定义，更加简约方便，闹钟电路和正常示数分开显示，防止优先级之间的干扰，动态显示电路的频率为1KHz，超过了人眼可以分辨出来的频率。利用除法和求余进行个位和十位的提取，使代码变得简单易懂。具体代码如下：module xianshi(clk_1KHz,second,min...原创 2019-01-16 13:59:51 · 3870 阅读 · 20 评论 -
EDA数字钟设计（verilog）——开关功能和总体接线图及模块改进
1.开关功能如思维导图所示2.总体接线图： 3.问题及改进 学号显示后正常计数是从学号开始计数下面对程序进行改进，主要是在计时模块中删除显示学号的内容，把显示学号部分转移到显示模块中，让显示时根据条件显示内容，而不是直接显示示数： 计时模块 module jishi(clk_1Hz,second,minute,hour,hour_swh,min...原创 2019-01-16 14:16:50 · 4642 阅读 · 16 评论