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RSS订阅原创 vivado创建MIG IP核及引脚说明（Verilog学习记录）
1.首先建立一个工程，在建立好的工程中点击IP Catalog，搜索MIG IP核；2.双击进入MIG IP核；3.点击Next，这一页包含了MIG输出选项、组件名称、支持多个控制器和启用AXI4接口选项。这里我们设置名称为mig_7series_0，不勾选AXI4选项，默认就是Native接口。4.点击Next，这一页是针对兼容器件的选择，这里不勾选。5. 点击Next，选择你需要使用的存储器件，这里选择DDR3 SDRAM。：DDR3 芯片运行时钟周期，这里选800M。
2023-12-04 13:45:18
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原创 DDR3读写程序仿真问题及解决（Verilog学习记录）
观看时序图发现，在写入数据时app_en、app_wdf_wren、app_wdf_end一直为拉高状态，使得在app_rdy、app_wdf_rdy出现未拉高的情况下数据依然被保留在其内置FIFO核中，虽写数据仿真图无表现出异常，但其写入的数据可能因此而混乱。app_en、app_wdf_wren、app_wdf_end这三个信号的判断条件再细化一些，使用app_rdy、app_wdf_rdy伴随着读写状态控制其拉高。
2023-12-03 14:38:16
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空空如也
空空如也
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