vivado创建MIG IP核及引脚说明（Verilog学习记录）

已于 2023-12-04 13:55:08 修改
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文章标签： fpga 学习
于 2023-12-04 13:45:18 首次发布
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本文详细介绍了如何在Vivado中创建MIG IP核，从选择DDR3 SDRAM存储器件，配置时钟、ECC、数据宽度等参数，到设定读写模块的引脚使用，提供了详细的步骤解析。

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一、创建MIG IP核

1.首先建立一个工程，在建立好的工程中点击IP Catalog，搜索MIG IP核；

2.双击进入MIG IP核；

3.点击Next，这一页包含了MIG输出选项、组件名称、支持多个控制器和启用AXI4接口选项。这里我们设置名称为mig_7series_0，不勾选AXI4选项，默认就是Native接口。

4.点击Next，这一页是针对兼容器件的选择，这里不勾选。

5. 点击Next，选择你需要使用的存储器件，这里选择DDR3 SDRAM。

6.点击Next，开始进行DDR3存储器IP核的配置：

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