基于HDLBits的Verilog编程练习

一、门电路练习

1.非门

问题：创建一个实现“非”门的模块。这个电路类似于电线，但略有不同。从电线in到电线进行连接时，out我们将实现一个逆变器（或“ NOT-gate”）而不是普通电线。使用一个assign语句。该assign声明将持续推动的逆in上线out。
问题解决代码：
module top_module( input in, output out );
assign out=~in;
endmodule

仿真结果

2.与门

问题：创建一个实现“与”门的模块。该电路现在有三根线（a，b，和out）。导线a和b已经通过输入端口将值驱动到导线上。但是，电线out目前不受任何驱动。写一个assign声明驱动器out与信号的ANDa和b。请注意，该电路与“非”门非常相似，只需再输入一次即可。如果听起来不同，那是因为我已经开始将信号描述为被驱动（具有已知值，该值由附加在其上的东西确定）或未被某物驱动。Input wires由模块外部的东西驱动。assign语句将逻辑电平驱动到电线上。如您所料，电线不能有多个驱动器（如果有，其逻辑电平是多少？），而没有驱动器的电线将具有未定义的值（在合成硬件时通常被视为0）。
问题解决代码：
module top_module(