verilog学习笔记-Xilinx（1）

最新推荐文章于 2024-06-13 23:45:52 发布
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分类专栏： verilog基础-Xilinx 文章标签： verilog
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学习目标：verilog学习笔记之vivado操作流程；（基于Xilinx平台）；实验目的：LED 流水灯实验通过该实验，熟悉使用Vivado2017.4软件开发FPGA的基本流程项目设计：硬件电路：从上面的LED部分原理图可以看出，该电路将IO经过一个电阻和LED串联接地，IO输出高电平点亮LED；而板上FPGA的系统时钟输入端为50Mhz，一个时钟周期是20ns，那么表示一秒需要50000000个时钟周期，如果一个时钟周期计数器累加一次，那么计数器从0到49999999正好是50
摘要由CSDN通过智能技术生成

学习目标：

verilog学习笔记之vivado操作流程；
（基于Xilinx平台）；

实验目的：

LED 流水灯实验
通过该实验，熟悉使用Vivado2017.4软件开发FPGA的基本流程

项目设计：

硬件电路：

在这里插入图片描述
在这里插入图片描述

从上面的LED部分原理图可以看出，该电路将IO经过一个电阻和LED串联接地，IO输出高电平点亮LED；而板上FPGA的系统时钟输入端为50Mhz，一个时钟周期是20ns，那么表示一秒需要50000000个时钟周期，如果一个时钟周期计数器累加一次，那么计数器从0到49999999正好是50000000个周期，就是1秒的时钟；
注：FPGA芯片为Virtex-7，具体型号为xc7vx690tffg1927。

工程设计：

1.器件选择设置：

创建工程：

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
一直next在这里插入图片描述
在这里插入图片描述

以上就是工程的创建，此时未添加任何源文件。

2.文件设置：

首先要新加一个源文件，源文件包括约束文件（constraints）、设计文件（design）以及仿真文件（simulation）；
此处要新建一设计文件：
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
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点击OK弹窗继续点击OK即可添加一空文件。

3.程序设计：

程序如下：

3.1.源文件设计&#x
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DDS（Direct Digital Synthesis）直接数字合成技术是一种数字信号处理技术，用于产生高精度、高稳定度、高分辨率的周期性信号。DDS技术的主要思路是：将一个固定的参考频率信号和一个可变的相位调制信号相乘，从而产生所需频率的输出信号。 在MATLAB中，我们可以通过使用内置函数sin()来生成正弦波信号。例如，我们可以生成一个频率为10 Hz，振幅为1的正弦波信号，并将其绘制成图形： ``` t = 0:0.001:1; x = sin(2*pi*10*t); plot(t,x); ``` 在Verilog中，我们可以使用DDS模块来生成正弦波信号。以下是一个简单的DDS模块： ``` module dds( input clk, //时钟信号 input reset, //复位信号 output reg [7:0] sin_out //正弦波输出信号 ); reg [31:0] phase_acc; //相位累加器 reg [7:0] sin_lut [0:255]; //正弦波查找表 //初始化正弦波查找表 initial begin for (i = 0; i < 256; i = i + 1) begin sin_lut[i] = $signed(127*sin(2*3.14159*i/256)); end end always @(posedge clk) begin if (reset) begin phase_acc <= 0; sin_out <= 0; end else begin phase_acc <= phase_acc + 100; //相位累加器步进为100 sin_out <= sin_lut[phase_acc[31:24]]; //从查找表中读取正弦波值 end end endmodule ``` 在这个DDS模块中，我们使用相位累加器来控制正弦波的频率，使用查找表来存储正弦波的值。在时钟上升沿时，相位累加器步进100，从查找表中读取正弦波值，并将其输出。 需要注意的是，在这个DDS模块中，我们使用了固定的步进值100。如果我们想要生成不同频率的正弦波信号，我们需要改变步进值。例如，如果我们想要生成频率为1 kHz的正弦波信号，我们需要将步进值改为1000*256/时钟频率。
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