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2020-10-30 10:19:17
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原创 下载xilinx IBERT IP核bitstream后无法creat link?
调试IBERT核GTX收发时，出现下载IBERT IP核bitstream后，creat link为灰色无法创建link的问题，经过仔细查找发现原来提供给MGT的晶振未加电，晶振未运作，自然程序无法运作将晶振加电后，再次下载程序，creat link正常，可以创建连接。...
2020-07-13 11:20:27
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原创 FPGA时钟电路PCBlayout设计原则
1.时钟晶振源应该尽可能放在与其连接的FPGA时钟专用引脚的临近位置。2.时钟线尽可能走直线，如果无法避免转弯走线，则使用45度线，尽量避免T型走线和直角走线。3.不要同时在多个信号层走时钟线。4.时钟走线不要使用过孔，因为过孔会导致阻抗变化及反射。5.靠近外层的地层能够最小化噪声。如果使用内层走时钟线，要有良好的参考平面。6.时钟信号应该有终端匹配电路，以最小化反射。7.对于时钟差分...
2020-04-15 16:49:04
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原创 DDR3/DDR2硬件连接注意事项
DDR3/DDR2硬件连接注意事项为避免初接触DDR3/DDR2的设计人员在硬件连接时发生错误，现说明以下几点，特别注意:1.推荐使用xilinx公司的MIG工具为DDR3/DDR2芯片选择bank和管脚；2.数据触发信号DQS必须连接到bank中专用的DQSCC差分对上；3.数据信号DQ，DM必须连接到与DQS相关的字节组管脚上；4.控制地址信号必须连接到没有用于数据字节组的字节组上，...
2020-02-27 14:16:24
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空空如也
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