FPGA时钟电路PCBlayout设计原则

1.时钟晶振源应该尽可能放在与其连接的FPGA时钟专用引脚的临近位置。
2.时钟线尽可能走直线，如果无法避免转弯走线，则使用45度线，尽量避免T型走线和直角走线。
3.不要同时在多个信号层走时钟线。
4.时钟走线不要使用过孔，因为过孔会导致阻抗变化及反射。
5.靠近外层的地层能够最小化噪声。如果使用内层走时钟线，要有良好的参考平面。
6.时钟信号应该有终端匹配电路，以最小化反射。
7.对于时钟差分对的走线，必须严格按照D>2S规则，以最小化相邻差分对间的串扰。
8.确保整个差分对在整个走线过程中的线间距恒定。
9.确保差分对的走线等长，以最小化偏斜和相移。
10.高频时钟和USB差分信号对走线尽可能短。
11.高频时钟或周期性信号尽可能远离高速差分对以及任何引出的连接器。
12.应该保证所有走线有持续的地和电源参考平面。