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FPGA基础
文章平均质量分 78
主要为FPGA在校课程的相关整理。
叶绿体不忘呼吸
不求苍天俯就我的美意,但求永远肆意挥洒!https://mbd.pub/o/csds
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电子技术课程设计基于FPGA的音乐乐曲演奏电路的设计
当一个4Hz的时钟脉冲来到时,乐谱发生器模块输出一个音符数据给分频系数模块,分频系数模块输出此音符相应的分频系数所需的初始值,将初始值送给数控分频器模块,当12MHz的时钟脉冲来到时,数控分频器就根据分频系数输出相应的频率(即此音符所对应的发生频率)给扬声器,扬声器就可发出对应音符的声音来.连续的8Hz的时钟脉冲就将乐谱发生器里所存储的音符数据一个接一个的送给了分频系数模块,再经过数控分频模块,最后扬声器一个接一个的发出音符数据所对应的声音来。若基准频率过高,虽然可以减少频率的相对误差,但分频结构将变大。原创 2023-03-10 12:00:00 · 6071 阅读 · 17 评论 -
quartusⅡ下载安装fpga
(假设光盘驱动器号为 E, 所有软件安装到 D 分区)1.运行e:\QuartusII9.0 \ isetup.exe,直接点击“next”,一直到完成安装2.设安装路径和目录为:d:\altera\quartus9.0 和 d:\altera\qdesigns9.0选择next选择上面选项选择安装盘一直next等待安装完成。完成以后再安装一下编程驱动:黑色的文件3.安装完成以后,将文件e:\QuartusII9.0 \ 9.0crak \ sys_cpt.dll覆盖安装目录下d原创 2021-07-18 11:58:07 · 1051 阅读 · 2 评论 -
FPGA(7)--有限状态机--交通灯
文章目录一、实验目的二、实验内容三、实验设计与结果四、实验思考与小结一、实验目的掌握有限状态机的编程和使用方法。二、实验内容设计一个十字路口交通灯控制器,东西(b)、南北(a)方向有红灯、黄灯、绿灯,持续时间分别为45、5、40秒,仿真验证其功能。三、实验设计与结果1.整体设计思路:根据题目要求可知,需要用VHDL描述设计不同的进程分别进行“复位清零”、“状态定义及转化”、“时间定义及控制”、“计时”的功能。而又因为红绿灯需要持续40秒,而黄灯只需要持续5秒,因此需要将“时间的定义及控制”、“原创 2021-07-14 20:58:54 · 5804 阅读 · 3 评论 -
FPGA(6)--7段显示译码器的加法计数器
文章目录一、实验目的二、实验内容三、实验设计与结果四、实验思考与小结一、实验目的在上次加法计数器仿真实验的基础上,掌握端口的引脚配置、实验箱的接线及程序的下载、调试等。二、实验内容1.在上次实验的基础上,编译、仿真可以进行0-99加法计数功能的计数器,其中输入端口包括时钟、清零、使能,输出端口包括个位、十位的七段译码输出,以及输出进位信号。2. 在Quartus II上进行输入、输出端口的引脚配置。并根据引脚配置完成接线,下载至FPGA芯片中,在实验箱上完成验证。三、实验设计与结果1.修改上一原创 2021-07-14 20:48:26 · 3550 阅读 · 1 评论 -
FPGA(5)--VHDL--10十进制计数器及7段显示译码器
文章目录一、实验目的二、实验内容三、实验设计一、实验目的掌握一般性计数器的VHDL设计方法,熟悉程序文本和原理图结合方法设计电路。掌握CASE语句的基本使用方法。二、实验内容首先用VHDL语言设计10进制计数器,要求电路具有复位端和使能端,仿真验证其正确性,并将其封装成一个元件;用两个10进制计数器扩展成一个100进制计数器,注意两个10进制计数器间管脚的连接方式,画出其原理图并用QUARTUSⅡ软件仿真验证,仿真验证所设计电路的功能;首先用CASE语句设计7段显示译码器电路,仿真验证其正确性原创 2021-07-14 20:41:50 · 16230 阅读 · 2 评论 -
FPGA(4)--VHDL--4位D触发器
文章目录一、实验目的二、实验内容三、实验设计四、实验结果及仿真一、实验目的掌握利用VHDL语言,进行基本时序元件的设计。二、实验内容利用VHDL语言设计含异步复位(RST)及使能端(EN)的4位D触发器,其中输入D及输出Q均为4位(STD_LOGIC_VECTOR),上升沿触发。通过编译、仿真验证功能正确性。三、实验设计1.依据D触发器的VHDL描述以及含异步复位和时钟使能的D触发器的VHDL描述相关知识。其描述如下。2.利用VHDL语言设计含异步复位(RST)及使能端(EN)的4位D触发原创 2021-07-14 20:34:28 · 3496 阅读 · 0 评论 -
FPGA(3)--VHDL及原理图--4位全加器
文章目录一、实验目的二、实验内容三、实验设计五、实验思考与总结一、实验目的掌握例化语句的使用方法,掌握使用程序文本和原理图结合方法设计电路,掌握利用包含算术操作符的重载函数的使用。二、实验内容首先用VHDL语言设计1位全加器,仿真验证其正确性,并将其封装成一个元件;设计串行4位加法器的电路,调用1位全加器设计4位加法器的原理图。通过编译、仿真验证功能正确性。直接通过调用算术操作符的重载函数,利用VHDL语言设计4位全加器。通过编译、仿真验证功能正确性。三、实验设计1.在上一个实验中已经用V原创 2021-07-14 20:28:27 · 15249 阅读 · 3 评论 -
FPGA(2)--例化语句--1位全加器
文章目录一、实验目的二、实验内容三、实验设计四、实验结果及仿真一、实验目的熟悉元件封装方法,掌握层次化电路设计方法;掌握VHDL例化语句的设计方法。二、实验内容1.用VHDL语言设计1位全加器,其中仅就半加器实体进行例化声明及端口映射语句,或运算直接调用运算函数。通过编译、仿真验证功能正确性。2.就实验过程及结果进行简要描述和分析,并思考与用原理图方法设计的各自特点。三、实验设计全加器可以由两个半加器和一个或门连接而成,其经典的电路结构如下图所示。图的右侧是全加器的实体模块,它显示了全加器的端原创 2021-07-14 20:19:29 · 3524 阅读 · 0 评论 -
FPGA(1)--VHDL--6选1数据选择器
文章目录一、实验目的二、实验内容三、实验设计四、实验结果及仿真五、实验思考与总结一、实验目的掌握用VHDL语句进行组合电路设计的方法,并熟悉程序的编译、调试与波形图的仿真。二、实验内容分别用VHDL的CASE语句及IF语句两种方法,设计6选1数据选择器。通过编译、仿真验证功能正确性。三、实验设计设计的依据:教材上3.3.1给出了“基于CASE语句的4选1多路选择器表述”,如下为“4选1多路选择器”的VHDL描述和功能描述。实验设计:根据“4选1多路选择器”的设计思路,考虑到“6选1多路选择器原创 2021-07-14 20:10:23 · 5799 阅读 · 0 评论 -
FPGA(8)--频率计检测控制系统
《基于FPGA的频率计检测设备控制系统设计》文章目录一、设计要求1.整体控制系统设计要求2.频率计检测设计要求二、设计思路1.确定VHDL描述与原理图相结合完成设计2.确定状态情况3.数码管显示功能三、设计内容1. 频率检测部分VHDL描述2. 七段数码管显示部分VHDL描述3. 系统主控制部分VHDL描述4.将三个部分的VHDL描述分别都封装成元件5.连接三个部分封装成的元件四、结果分析与验证1.状态机验证2.频率检测仿真波形图验证3.主控仿真波形图验证4. 引脚配置五、思考与总结一、设计要求1.整原创 2021-07-14 18:12:31 · 913 阅读 · 1 评论