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原创 [求助] !verilog代码在virtuoso里进行ams仿真遇到digital to digital问题
注:在跑pll混仿的时候,开始都很正常,有一次加了一个新的23分频器的代码之后,就仿不成功了,几个级联的23分频器代码不能连接了,只有第一级23分频器有正确输出,从这之后的分频器在ADE L的仿真波形里都没有输出,导致整个pll环路不能正常工作,卡了好几天了。编译里面irun.log里面有nostdout,但是第一级分频器的输出又能在仿真波形那里看见,我找了几天也没找到解决办法,的ams混仿比较熟的,我有这个问题:混仿时有里添加了连接的库有L2E这种,但是一个。
2024-04-03 19:58:30
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空空如也
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