[求助] ！verilog代码在virtuoso里进行ams仿真遇到digital to digital问题

最新推荐文章于 2024-07-17 09:59:34 发布
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作者求助于Virtuoso中的AMS混仿问题，遇到Verilog代码间的连接问题，即使有L2E库，一个代码的输出无法传递给另一个输入。在添加新23分频器后，仿真失败，后续分频器无输出，影响PLL环路。
摘要由CSDN通过智能技术生成

各位大佬，有没有对virtuoso的ams混仿比较熟的，我有这个问题：混仿时有里添加了连接的库有L2E这种，但是一个verilog代码的输出没法传输入给另外一个相同代码的输入端口，是没有D -TO-D这种设置吗？本来以为是verilog编译里面irun.log里面有nostdout，但是第一级分频器的输出又能在仿真波形那里看见，我找了几天也没找到解决办法，

注：在跑pll混仿的时候，开始都很正常，有一次加了一个新的23分频器的代码之后，就仿不成功了，几个级联的23分频器代码不能连接了，只有第一级23分频器有正确输出，从这之后的分频器在ADE L的仿真波形里都没有输出，导致整个pll环路不能正常工作，卡了好几天了

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