m0_50654839的博客

原创 FPGA学习

1.Verilog HDL内置26个基本元件，其中14个为门级元件，12个为开关级元件2.3.行为及描述方式always@(A,B,C,...) @是时间等待御景园，已实施always不断循环等待A,B和C三个敏感变量变化，想执行always下面的begin.....end中的语句。如果都不变化，always也将不往下执行，将一直循环等待。 always@(*) ，可以防止设计是考陆不周全带来一些操作失误，所以敏感表用*（表示全部的敏感变量）串行语句的执行思路是串行执行的，虽然FPGA的..