1.Verilog HDL内置26个基本元件,其中14个为门级元件,12个为开关级元件
2.
3.行为及描述方式
always@(A,B,C,...) @是时间等待御景园,已实施always不断循环等待A,B和C三个敏感变量变化,想执行always下面的begin.....end中的语句。如果都不变化,always也将不往下执行,将一直循环等待。 always@(*) ,可以防止设计是考陆不周全带来一些操作失误,所以敏感表用*(表示全部的敏感变量)
串行语句的执行思路是串行执行的,虽然FPGA的设计思路都是并行的,module中及支持并行语句的调用,但是为了方便设计这表达作者自己的思想,Verilog中的一些并行语句中的字语句体允许是顺序执行的。而关键字begin...end就被赋予此使命。begin....end块必须包含至少一个声明语句。在begin.....end中间的语句都是顺序执行的。
4.查看RTL (寄存器传输级),是用来描述专用的数字电路,抽象层次相对较低,
RTLViewer:是编译后的结果,反应的是模块之间的连接,显示的图形都是调用标准单元的结果;
Technology Map Viewer :是已经映射到FPGA器件的,可以直接看到内部门电路的连接。
只有数字没有进制默认就为十进制,并且位宽默认为32位。
FPGA 开发实现等精度测量&#